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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>使用FPGA實現(xiàn)高速CRC并行算法的設(shè)計研究

      使用FPGA實現(xiàn)高速CRC并行算法的設(shè)計研究

      2021-03-23 | rar | 0.26 MB | 次下載 | 免費

      資料介紹

      　　環(huán)冗余校驗碼作為一種檢出概率高并且易于實現(xiàn)的檢錯碼，被廣泛應(yīng)用于通信及測控領(lǐng)域。本文首先簡要介紹了循環(huán)冗余校驗的基本原理，然后從CRC串行實現(xiàn)的電路結(jié)構(gòu)出發(fā)，通過嚴(yán)密的理論推導(dǎo)，得出了基于邏輯設(shè)計的高速CRC并行吏現(xiàn)遞推公式，可適用于并行處理位寬小于等于生成多項式階數(shù)和大于生成多項式階數(shù)條件下的并行幀校驗應(yīng)用。最后分別設(shè)計了這2種條件下的硬件實現(xiàn)電路，電路的綜臺結(jié)果表明，該方法具有更步的資源占用量和更高的工作頻率。

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