多個A/D轉(zhuǎn)換器與單個轉(zhuǎn)換器的比較—提高了當(dāng)前高速A/D轉(zhuǎn)換器的SNR性能:當(dāng)您需要有超過單個 A/D 轉(zhuǎn)換器所能提供的動態(tài)范圍時，您可以將多個轉(zhuǎn)換器結(jié)合來實現(xiàn)您的目的，但前提是您實施了必要的分析。
作者：Thomas Neu 和 Grant Christiansen，德州儀器 (TI)
無線通信領(lǐng)域總是不斷要求有更快更高精度的高速數(shù)據(jù)轉(zhuǎn)換器，從而實現(xiàn)以更高精度處理更多的帶寬（允許更多通道）。進(jìn)一步提高模數(shù)轉(zhuǎn)換器 (ADC) 性能的一種途徑是對多個高速 ADC 的輸出進(jìn)行平均以提高動態(tài)范圍。比如，使用兩個 ADC 可將整體的信噪比 (SNR) 提高 3dB；若使用三個轉(zhuǎn)換器，則可將整體的信噪比 (SNR) 提高 4.8dB。
從理論上來講，有兩種不同方法可以將 SNR 提高 3dB（0.5 位）。第一種方法是將采樣速率增加一倍，并對輸出進(jìn)行數(shù)字濾波（比如，采用 FIR 抽取濾波器）。第二種方法是將兩個 ADC 并聯(lián)，并簡單地對數(shù)字輸出進(jìn)行平均。在許多情況下，將采樣速率增加一倍的作法并不十分受人青睞，因為目前可能還沒有更高速的 ADC。更高速的 ADC 也可能有較低的 SNR，并且通常比兩個低速ADC 有更高的功耗。此外，還要求帶有低抖動的更快速的采樣時鐘。
本文說明了將三個 TI ADS5546 轉(zhuǎn)換器（14位、190Msps）結(jié)合在一起的實際結(jié)果，采用的是第二個方法，也就是把三個轉(zhuǎn)換器并聯(lián)，其解決了工程師在實施過程中所面臨的時鐘抖動問題。設(shè)置 對不同 ADC 的輸出進(jìn)行平均以提高 SNR 的效果是通過將三個 ADC 連接到一個 FPGA 進(jìn)行驗證的，該 FPGA 會輸出每個 ADC 的轉(zhuǎn)換結(jié)果，或輸出兩或三個 ADC 平均后的結(jié)果，見圖 1。通過使用三個而不是一個 ADC，SNR 可獲得理想情況下的 4.8dB 的提高，如下推論，該做法可將 14 位 ADC（SNR ～74dB）提高到 16-位 ADC 的水平（SNR ～79dB）。
模擬輸入信號被分路饋送到了三個 ADC 中；而這三個 ADC 采用同一個時鐘源進(jìn)行采樣。一個 FPGA 可完成平均功能，以及從 DDR-LVDS 到 LVTTL 的數(shù)字輸出的電平轉(zhuǎn)換（從雙數(shù)據(jù)率、低壓差動信號到低壓 TTL 的轉(zhuǎn)換）。