秒表共有6個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之相對(duì)應(yīng)，6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便于和顯示譯碼器的連接。當(dāng)計(jì)達(dá)60分鐘后，蜂鳴器鳴響10聲。除此之外，整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào)，以便秒表能隨意停止及啟動(dòng)。秒表的邏輯結(jié)構(gòu)較簡(jiǎn)單，它主要由顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器。四個(gè)10進(jìn)制計(jì)數(shù)器：用來(lái)分別對(duì)百分之一秒、十分之一秒、秒和分進(jìn)行計(jì)數(shù)；兩個(gè)6進(jìn)制計(jì)數(shù)器：用來(lái)分別對(duì)十秒和十分進(jìn)行計(jì)數(shù)；分頻器：用來(lái)產(chǎn)生100Hz計(jì)時(shí)脈沖；顯示譯碼器：完成對(duì)顯示的控制。根據(jù)電路持點(diǎn)，用層次設(shè)計(jì)概念將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。按適配劃分后的管腳定位，同相關(guān)功能塊硬件電路接口連線。用VHDL語(yǔ)言描述所有底層模塊。清零信號(hào)為異步清零。當(dāng)最高位記到6時(shí)停止計(jì)數(shù)顯示譯碼器全部顯示零。按下復(fù)位按鈕后繼續(xù)計(jì)數(shù)。

　　實(shí)驗(yàn)設(shè)計(jì)原理：

　?。?）秒表的邏輯結(jié)構(gòu)較簡(jiǎn)單，它主要由十進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器、分頻器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。在整個(gè)秒表中最關(guān)鍵的是如何獲得一個(gè)精確的100HZ計(jì)時(shí)脈沖，除此之外，整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和一個(gè)清零信號(hào)，以便秒表能隨意停止、啟動(dòng)以及清零復(fù)位。

　?。?）秒表有共有6個(gè)顯示輸出數(shù)據(jù)，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之相對(duì)應(yīng)。6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便與同顯示譯碼器連接。

　?。?）可定義一寄存器s0\ s1 \ m0 \ m1\ h0 \ h1用于存放6個(gè)計(jì)數(shù)器的輸出，分別存放百分之一秒、十分之一秒、秒、十秒、分、十分。由頻率信號(hào)輸出端輸出頻率為100HZ的時(shí)鐘信號(hào)，輸入到百分之一秒模塊的時(shí)鐘端clk，百分之一秒模塊為100進(jìn)制的計(jì)數(shù)器，當(dāng)計(jì)數(shù)到“1001”時(shí)，百分之一秒模塊清零，同時(shí)十分之一秒模塊加1；十分之一秒模塊也為100進(jìn)制的計(jì)數(shù)器，當(dāng)計(jì)數(shù)到“1001”時(shí)，十分之一秒模塊清零，同時(shí)秒模塊加1；以此類推。直到分模塊計(jì)數(shù)到59進(jìn)59。

　　（4）定義18位寄存器count用于存放分頻和掃描用的計(jì)數(shù)值。27MHZ的時(shí)鐘信號(hào)270000分頻，得到100HZ的時(shí)鐘信號(hào)。