一、設計思想

　　1、本設計采用微代碼控制單元。

　　2、設計分成幾個部分：狀態(tài)信號的產(chǎn)生、加法器、外部存儲器和各功能模塊。

　　3、設計的輸入信號為：時鐘輸入、復位信號。

　　4、為了驗證仿真結(jié)果的正確性，寫了一個外部存儲器的代碼。但是只寫了 16個存儲單元。

　　5、NNend 相當于一個結(jié)果為負時的跳轉(zhuǎn)信號。它用來檢測兩個操作數(shù)相減的結(jié)果，若為負數(shù)，則它被置 1，并跳轉(zhuǎn)到目標地址中。

　　6、本設計一共有三個時鐘，clk、PH1、PH2。Clk 的周期是其它兩個時鐘信號的兩倍。Clk 信號作為狀態(tài)信號的時鐘。PH2 作為各個寄存器的時鐘信號。PH1 作為控制外部存儲器讀寫的時鐘。

　　7、加法器采用組合邏輯的方法進行設計。對 A、B 兩條總線的操作不受時鐘控制 。寄存器有 PC、R、Z、N、MDR、MAR。為這幾個寄存器寫數(shù)據(jù)均在 PH2 的上升沿。對外部存儲器的讀寫操作在 PH1 的上升沿。

　　8、外部存儲器中的數(shù)據(jù)分別為

　　“00000000”， “00001001”， “00001010”，“00000010”， “00001011”， “00000111”，

　　“00001001”， “00000011”， “00000000”， “00001001”， “00001100”， “00001010”，

　　“00000011”， “00000011”， “00000011”，“00000011”

　　仿真結(jié)果

　　1、在狀態(tài) 0，PCOUT 有效，PC 的值 00000001 即刻輸出到總線 BUS_A 上，并被傳輸?shù)郊臃ㄆ鞯囊粋€輸入端，此時 COMP 為 0，故加法器的另一端為 0，且 cin 為 0 ，加法器的輸出依然為 PC 的值，并被送到 BUS_B 上，然后在 PH2 的上升沿，MARIN有效，PC 的值寫進 MAR，并在 PH1 的上升沿把 00000001 中的第一個操作數(shù)的地址 00001001 寫進 MDR 中。

　　2、在狀態(tài) 1，由于 MDROUT 控制信號有效，第一個操作數(shù)的地址 00001001 被送到總線 BUS_A 上，由于 MARIN 有效，故在時鐘 PH2 的上升沿，第一個操作數(shù)的地址送入地址寄存器 MAR 中。在時鐘 PH1 的上升沿，由于 rd1 信號為 1，故存儲器輸出的值為第一個操作數(shù) 00001011。

　　3、在狀態(tài) 2，由于 MDROUT 控制信號有效，第一個操作數(shù) 00001011 被送到總線BUS_A 上，在時鐘 PH2 的上升沿，由于 RIN 信號有效，故第一個操作數(shù)被送進寄存器 R 中。

　　4、在狀態(tài) 3，由于 PCOUT 為 1，故 PC 的值被送到總線 BUS_A 上，由于 COMP 為 0而 CIN 為 1，故 PC 加 1 后送到總線 BUS_B 上；在時鐘 PH2 的上升沿，由于 MARIN有效，故 PC+1 即 00000010 被送入地址寄存器 MAR。在時鐘 PH1 的上升沿，由于rd1 信號有效，故存儲器輸出的值為第二個操作數(shù)的地址 00001010.

　　5、在狀態(tài) 4，由于 MDROUT 為 1，第二個操作數(shù)的地址被送到總線 BUS_A 上，在時鐘 PH2 的上升沿，由于 MARIN 信號有效，故第二個操作數(shù)的地址被 00001010送入地址寄存器 MAR 中。在時鐘 PH1 的上升沿，由于 rd1 信號有效，故存儲器的輸出值為第二個操作數(shù) 00001100.