緊迫的時間表有時會讓工程師忽略除了 VIN、 VOUT 和負(fù)載要求等以外的其他關(guān)鍵細(xì)節(jié)，將 PCB 應(yīng)用的電源設(shè)計放在事后再 添加。遺憾的是，后續(xù)生產(chǎn) PCB 時，之前忽略的這些細(xì)節(jié)會成為難以診斷的問題。例如，在經(jīng)過漫長的調(diào)試過程后，設(shè)計人 員發(fā)現(xiàn)電路會隨機出現(xiàn)故障，比如，因為開關(guān)噪聲，導(dǎo)致隨機故障的來源則很難追查。

　　選擇繁多

　　對于特定的電源設(shè)計，可能有多種可行的解決方案。在下面的示例中，我們將介紹多種選擇，例如單芯片電源與多電壓軌集成電路（IC）。我們將評估成本和性能取舍。探討低壓差（LDO）穩(wěn)壓器與開關(guān)穩(wěn)壓器（一般稱為降壓或升壓穩(wěn)壓器）之間的權(quán)衡考量。還將介紹混合方法（即 LDO 穩(wěn)壓器和降壓穩(wěn)壓器的混合與匹配），包括電壓輸入至輸出控制（VIOC）穩(wěn)壓器解決方案。在本文中，我們將分析開關(guān)噪聲，以及在開關(guān)電源設(shè)計無法充分濾波時，PCB 電路會受哪些影響。從總體設(shè)計角度來看，還需考慮成本、性能、實施和效率等因素。例如，如何根據(jù)給定的一個或多個電源實現(xiàn)多電源拓?fù)鋬?yōu)化設(shè)計？我們將藉此深入探討設(shè)計、IC 接口技術(shù)、電壓閾值電平，以及哪類穩(wěn)壓器噪聲會影響電路。我們將分析一些基本邏輯電平，例如 5 V、3.3 V、2.5 V 和 1.8 V 晶體管 - 晶體管邏輯 （TTL）、互補金屬氧化物半導(dǎo)體（CMOS），及其各自的閾值要求。本文還會提及正發(fā)射極耦合邏輯（PECL）、低壓 PECL（LVPECL）和電流模式邏輯（CML）等先進(jìn)邏輯，但不會詳細(xì)介紹。這些都是超高速接口，對于它們來說，低噪聲電平非常重要。設(shè)計人員需要知道如何避免信號擺幅引起的這些問題。在電源設(shè)計中，成本和性能要求并存，所以設(shè)計人員必須仔細(xì)考慮邏輯電平和對干凈電源的要求。在公差和噪聲方面，通過設(shè)計實現(xiàn)可靠性并提供適當(dāng)裕量，也可以避免生產(chǎn)問題。設(shè)計人員需要了解與電源設(shè)計相關(guān)的權(quán)衡考量：哪些可實現(xiàn)？哪些可接受？如果設(shè)計達(dá)不到要求的性能，那么設(shè)計人員必須重新審視選項和成本，以滿足規(guī)格要求。例如，多軌器件（例如 ADP5054）可以在保持成本高效的同時提供所需的性能優(yōu)勢。