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FPGA在軟件無(wú)線電中的工程應(yīng)用之多速率信號(hào)處理篇
對(duì)于高速無(wú)線通信系統(tǒng),隨著采樣速率的提高帶來(lái)的另外一個(gè)問(wèn)題就是采樣后的數(shù)據(jù)流速率很高,導(dǎo)致后續(xù)的信號(hào)處理速度跟不上,特別是對(duì)有些同步解調(diào)算法,
其計(jì)算量大,如果數(shù)據(jù)吞吐率太高是很難滿(mǎn)足實(shí)時(shí)性要求的,所以很有必要對(duì) 滿(mǎn)足實(shí)時(shí)性要求的,所以很有必要對(duì)A/D?后
的數(shù)據(jù)流進(jìn)行降速處理
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