在課堂中，能在第一時(shí)間完整而連續(xù)地回答出相應(yīng)的內(nèi)容，是因?yàn)槔蠋煵捎命c(diǎn)名的方式，排除了幾個(gè)人同時(shí)爭(zhēng)搶回答而造成的干擾。 PCB上存在類(lèi)似的情況，其中不同導(dǎo)線(xiàn)上的多個(gè)信號(hào)可能相互干擾。當(dāng)信號(hào)傳輸?shù)狡叫袑?dǎo)線(xiàn)時(shí)產(chǎn)生相應(yīng)的電磁能時(shí)，就被稱(chēng)為耦合。導(dǎo)體之間的耦合可以是好的也可以是壞的，可以表示為0和1（或0％和100％）之間的比率。例如，可以使用捆綁導(dǎo)體或雙絞線(xiàn)電纜來(lái)實(shí)現(xiàn)支持良好信號(hào)傳輸?shù)慕跬昝赖鸟詈媳?。不良耦合或串?dāng)_通常是指由于另一導(dǎo)體對(duì)相鄰導(dǎo)體的信號(hào)產(chǎn)生扭曲或降低信號(hào)質(zhì)量這類(lèi)不良信號(hào)干擾。 讓我們來(lái)看看串?dāng)_的原因，然后看看Altium Designer如何幫助您最大限度地減少串?dāng)_對(duì)電路板的影響。 什么原因?qū)е麓當(dāng)_？ 串?dāng)_是PCB設(shè)計(jì)人員必須應(yīng)對(duì)的信號(hào)完整性問(wèn)題之一。通常，當(dāng)兩個(gè)不同的信號(hào)傳播路徑彼此太靠近并且其各自的EM電磁場(chǎng)延伸超出分隔導(dǎo)體的空間時(shí)，發(fā)生串?dāng)_。串?dāng)_可能是數(shù)據(jù)進(jìn)行高速傳輸中最重要的一個(gè)影響因素了。 它是一個(gè)信號(hào)對(duì)另外一個(gè)信號(hào)耦合所產(chǎn)生的一種不受歡迎的能量。根據(jù)麥克斯韋定律，只要有電流的存在，就會(huì)有磁場(chǎng)存在，磁場(chǎng)之間的干擾就是串?dāng)_的來(lái)源。這個(gè)感應(yīng)信號(hào)可能會(huì)導(dǎo)致數(shù)據(jù)傳輸?shù)膩G失和傳輸錯(cuò)誤。所以串?dāng)_對(duì)于綜合布線(xiàn)來(lái)說(shuō)，無(wú)疑是個(gè)最厲害的天敵。由于這種干擾是不希望的，因此可將其歸類(lèi)為噪聲并且會(huì)導(dǎo)致信號(hào)失真或降低信號(hào)純度。? ? 1）元件問(wèn)題 隨著電子產(chǎn)品變得越來(lái)越小，它們所包含的PCB也必須更小。然而，這些尺寸減小通常與對(duì)更大功能的需求相匹配。為了實(shí)現(xiàn)這些可能看起來(lái)彼此矛盾的目標(biāo)，元件封裝變得更小但具有更大量的網(wǎng)絡(luò)連接或引腳數(shù)。顯然，這會(huì)導(dǎo)致引腳間的間距變得更緊，從而促使電容耦合。引腳之間的耦合可能發(fā)生在沿著電路板表面從元件延伸的連接或從元件下方延伸，以便信號(hào)流過(guò)通孔。 2）布線(xiàn)問(wèn)題 隨著布線(xiàn)在電路板上占據(jù)更多空間，可能會(huì)出現(xiàn)更多可能發(fā)生串?dāng)_的區(qū)域。這包括在焊盤(pán)或布線(xiàn)路徑的起點(diǎn)和終點(diǎn)，以及同一層以及層與層之間的相鄰路徑。焊盤(pán)上的串?dāng)_類(lèi)似于元件引腳之間的串?dāng)_。在沿著導(dǎo)線(xiàn)路徑上，干擾通常是由于相似長(zhǎng)度的信號(hào)路徑在相同角度處的分離不充分或具有銳角彎曲的單根導(dǎo)線(xiàn)。當(dāng)疊層中的信號(hào)層未被電介質(zhì)充分隔離時(shí)，也可能在不同層上的布線(xiàn)之間發(fā)生串?dāng)_。 Altium Designer 中的串?dāng)_消除技術(shù) 看起來(lái)串?dāng)_對(duì)于PCB設(shè)計(jì)的良好信號(hào)完整性來(lái)說(shuō)是一個(gè)不可逾越的障礙，特別是對(duì)于小而密集的復(fù)雜電路板。當(dāng)然，這是一個(gè)重大的設(shè)計(jì)挑戰(zhàn)，但有一些技術(shù)可以用來(lái)減少串?dāng)_對(duì)電路工作的影響。為了充分利用這些技術(shù)，我們首先需要能夠分析我們的電路板信號(hào)，以確定是否需要消除串?dāng)_。Altium Designer提供了執(zhí)行信號(hào)完整性分析的工具，如下圖所示。 信號(hào)完整性分析案例