引言 靜電放電（ESD - ElectroStatic Discharge）會給電子器件帶來破壞性的后果，是造成集成電路失效的主要原因之一。 隨著集成電路工藝不斷發(fā)展，CMOS電路的尺寸不斷縮小，管子的柵氧厚度越來越薄，芯片的面積規(guī)模越來越大，MOS管能承受的電流和電壓也越來越小，而外圍的使用環(huán)境并未改變，因此要進一步優(yōu)化電路的抗ESD性能。 如何使全芯片有效面積盡可能小、高抗ESD性能且不需要增加額外的工藝步驟成為IC設計者主要考慮的問題。 ESD保護原理 ESD保護電路的設計目的就是要避免工作電路成為因ESD而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD都有低阻旁路將ESD電流引入電源線。 這個低阻旁路不但要能吸收ESD所產(chǎn)生的電流，還要箝位工作電路的電壓，防止工作電路由于電壓過載而受損。 在電路正常工作時，抗靜電結(jié)構(gòu)是不工作的，這使ESD保護電路還需要有很好的穩(wěn)定性，能在ESD發(fā)生時快速響應，在保護電路的同時，抗靜電結(jié)構(gòu)自身不被損壞。 抗靜電結(jié)構(gòu)的負作用（例如輸入延遲）必須在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。 CMOS電路ESD保護結(jié)構(gòu)的設計 大部分的ESD電流來自電路外部，因此ESD保護電路一般設計在PAD旁或I/O電路內(nèi)部。 典型的I/O電路由輸出驅(qū)動和輸入接收器兩部分組成。 ESD通過PAD導入芯片內(nèi)部，因此I/O里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁路，將ESD電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。 具體到I/O電路，就是與PAD相連的輸出驅(qū)動和輸入接收器，必須保證在ESD發(fā)生時，形成與保護電路并行的低阻通路，旁路ESD電流，且能立即有效地箝位保護電路電壓。 而在這兩部分正常工作時，不影響電路的正常工作。 常用的ESD保護器件有電阻、二極管、雙極性晶體管、MOS管、可控硅等。 由于MOS管與CMOS工藝兼容性好，因此常采用MOS管構(gòu)造保護電路。 CMOS工藝條件下的NMOS管有一個橫向寄生n-p-n（源極-p型襯底-漏極）晶體管，這個寄生的晶體管開啟時能吸收大量的電流。 利用這一現(xiàn)象可在較小面積內(nèi)設計出較高ESD耐壓值的保護電路，其中最典型的器件結(jié)構(gòu)就是柵極接地NMOS（GGNMOS，GateGroundedNMOS）。 在正常工作情況下，NMOS橫向晶體管不會導通。 當ESD發(fā)生時，漏極和襯底的耗盡區(qū)將發(fā)生雪崩，電子空穴對也同時產(chǎn)生。 一部分產(chǎn)生的空穴被源極吸收，其余的流過襯底。 由于襯底電阻Rsub的存在，使襯底電壓提高。 當襯底和源之間的PN結(jié)正偏時，電子就從源發(fā)射進入襯底。 這些電子在源漏之間電場的作用下，被加速，產(chǎn)生電子和空穴的碰撞電離，形成更多的電子空穴對，使流過n-p-n晶體管的電流不斷增加，最終使NMOS晶體管發(fā)生二次擊穿，此時的擊穿不再可逆，最終導致NMOS管損壞。 為了進一步降低輸出驅(qū)動上NMOS在ESD時兩端的電壓，可在ESD保護器件與GGNMOS之間加一個電阻。 這個電阻不能影響工作信號，因此不能太大。 畫版圖時通常采用多晶硅（poly）電阻。 只采用一級ESD保護，在大ESD電流時，電路內(nèi)部的管子還是有可能被擊穿。 GGNMOS導通，由于ESD電流很大，襯底和金屬連線上的電阻都不能忽略，此時GGNMOS并不能箝位住輸入到接收端柵的電壓，因為讓輸入接收端柵氧化硅層的電壓達到擊穿電壓的是GGNMOS與輸入接收端襯底間的IR壓降。 為避免這種情況，可在輸入接收端附近加一個小尺寸GGNMOS進行二級ESD保護，用它來箝位輸入接收端柵電壓，如下圖所示。 常見ESD的保護結(jié)構(gòu)和等效電路