在任何高速數字電路設計中，處理噪聲和電磁干擾（EMI）都是一個必然的挑戰(zhàn)。處理音視頻和通信信號的數字信號處理（DSP） 系統(tǒng)特別容易遭受這些干擾，設計時應該及早搞清楚潛在的噪聲和干擾源，并及早采取措施將這些干擾降到最小。良好的規(guī)劃將減少調試階段中的大量時間和工作的反復，從而會節(jié)省總的設計時間和成本。如今，最快的DSP的內部時鐘速率高達數千兆赫，而發(fā)射和接收信號的頻率高達幾百兆赫。這些高速開關信號將會產生大量的噪聲和干擾，將影響系統(tǒng)性能并產生電平很高的EMI。而DSP系統(tǒng)也變得更加復雜，比如具有音視頻接口、LCD和無線通信功能，以太網和USB控制器、電源、振蕩器、驅動控制以及其他各種電路，所有這些都將產生噪聲，也都會受到相鄰元器件的影響。音視頻系統(tǒng)中特別容易產生這些問題，因為噪聲會引起敏感的模擬性能的下降，而對于離散的數據來說卻不明顯。至關重要的是從設計的一開始就著手解決噪聲和干擾問題。許多設計第一次都沒有通過聯邦通信委員會（FCC）的電磁兼容測試。如果在早期的設計中在低噪聲和低干擾設計方法上花費一些時間，就會減少后續(xù)階段的重新設計成本和產品的上市時間的延遲。因此，從設計的一開始，開發(fā)工程師就應該著眼于：

　　1. 選用在動態(tài)負載條件下具有低開關噪聲的電源；

　　2. 將高速信號線間的串擾降到最小；

　　3. 高頻和低頻退耦；

　　4. 具有最小傳輸線效應的優(yōu)良的信號完整性；

　　如果實現了這些目標，開發(fā)工程師就能有效避免噪聲和EMI方面的缺陷。

　　噪聲的影響及控制

　　對于高速DSP而言，降低噪聲是最重要的設計準則之一。來自任何噪聲源的過大的噪聲，都會導致隨機邏輯和鎖相環(huán)（PLL）失效，從而降低可靠性。還會導致影響FCC認證測試的輻射干擾。此外，調試一個噪聲很大的系統(tǒng)是極端困難的；因此，要消除噪聲-如果能夠徹底消除的話-則要求在電路板設計中花費大量的功夫。在音視頻系統(tǒng)中，即便是比較小的干擾，也會對最終產品的性能產生顯著的影響。例如，音頻捕獲和回放系統(tǒng)中，性能將取決于所用的音頻編解碼的質量，電源的噪聲，PCB布線質量，以及相鄰電路間的串擾大小等。而且，采樣時鐘的穩(wěn)定度也要求非常高，以避免出現不希望的雜音，如在回放和捕獲過程中的“砰砰”聲和“咔嚓”聲。