概述

　　在很多發(fā)射應(yīng)用中必須產(chǎn)生多路相對(duì)相位準(zhǔn)確已知的模擬輸出。在正交調(diào)制器中（圖 1），I 和 Q 通道必須具有明確的相位關(guān)系來實(shí)現(xiàn)鏡頻抑制。圖 1 中，DAC1 和 DAC2 的延遲必須匹配。使用數(shù)字波束成形技術(shù)的發(fā)射器需要準(zhǔn)確地控制大量 DAC 之間的相對(duì)相位。

　　使用具有多路輸入的 DAC （MUX-DAC）如 MAX19692，或具有數(shù)據(jù)時(shí)鐘輸出的內(nèi)插 DAC 時(shí)，輸入數(shù)據(jù)速率為 DAC 刷新速率的 1/N，DAC 在一個(gè)或兩個(gè)數(shù)據(jù)時(shí)鐘跳變沿鎖存數(shù)據(jù)。MAX19692 中 N = 4，輸入數(shù)據(jù)速率為 DAC 刷新速率的 1/4。DAC 輸出一個(gè)由輸入時(shí)鐘經(jīng)數(shù)字分頻得到的數(shù)據(jù)時(shí)鐘（DATACLK）。DAC 上電時(shí)，數(shù)字時(shí)鐘分頻器可在 N 個(gè)狀態(tài)的任意一個(gè)啟動(dòng)。如果使用多個(gè) DAC，不同 DAC 的時(shí)鐘分頻器會(huì)在不同的狀態(tài)啟動(dòng)，所以 DAC 會(huì)在不同的時(shí)間鎖存數(shù)據(jù)。除非這種情況被發(fā)現(xiàn)并校正，否則不同的 DAC 輸出數(shù)據(jù)時(shí)相互之間可能會(huì)有一個(gè)或更多個(gè)時(shí)鐘周期的延遲。如果每個(gè) DAC 的時(shí)鐘分頻器可以復(fù)位，那么這種情況可以避免，但是仍然會(huì)存在一些問題。如果其中一個(gè)時(shí)鐘分頻器發(fā)生錯(cuò)誤，DAC 會(huì)變得永久異相，除非執(zhí)行一些錯(cuò)誤狀態(tài)檢測(cè)方法。為了保證系統(tǒng)的可靠性，必須檢測(cè)相位錯(cuò)誤狀態(tài)并改正。如果 DAC 工作于非常高速的狀態(tài)下，那么復(fù)位信號(hào)與輸入時(shí)鐘的同步也可能是個(gè)難題。圖 2 所示是 MAX19692 的時(shí)鐘（CLKP，CLKN）和數(shù)據(jù)時(shí)鐘（DATACLKP，DATACLKN）接口的簡(jiǎn)化框圖。初始時(shí)鐘由一個(gè)兩位計(jì)數(shù)器四分頻后用于鎖存數(shù)字 DAC 輸入。該計(jì)數(shù)器可能在四個(gè)狀態(tài)中的任意一個(gè)啟動(dòng)（圖 3）。如果使用兩個(gè)多路復(fù)用 DAC，這兩個(gè) DAC 可能會(huì)在不同的狀態(tài)啟動(dòng)。這可能導(dǎo)致 DAC1 的鎖存與 DAC2 的鎖存之間存在 -1、0、1 或 2 個(gè)時(shí)鐘周期的延遲。 MAX19692 的數(shù)據(jù)時(shí)鐘輸出再由數(shù)據(jù)輸入鎖存時(shí)鐘進(jìn)行 2 分頻或 4 分頻。然后數(shù)據(jù)在雙倍數(shù)據(jù)率（DDR）模式下在時(shí)鐘的兩個(gè)跳變沿進(jìn)行鎖存，或者在四倍數(shù)據(jù)率（QDR）模式下在時(shí)鐘的每 90°相位處進(jìn)行鎖存。如果多個(gè) DAC 的數(shù)據(jù)時(shí)鐘延遲相匹配，或數(shù)據(jù)時(shí)鐘相互之間反相，那么鎖存時(shí)鐘相匹配。