為 SP701 生成許可證文件

SP701（1G/2.5G 以太網(wǎng)控制器）所需的 IP 之一需要許可證才能生成比特流。購買 SP701 評(píng)估套件時(shí)包含此許可證，因此只需在主機(jī) PC 上的 Vivado 中生成并安裝數(shù)字許可證文件。

通過選擇Help > Manage License...從 Vivado啟動(dòng)Xilinx License Manager

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選擇獲取許可證選項(xiàng)卡并選中獲取我的完整或購買的基于證書的許可證選項(xiàng)，然后單擊立即連接，這將在您的瀏覽器中打開一個(gè)窗口，訪問 Xilinx 的網(wǎng)站。

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出現(xiàn)提示時(shí)登錄 Xilinx 網(wǎng)站并提供所需信息（由于 FPGA 的某些敏感信息和美國的出口管制法律，需要提供此信息）。

登錄后，您會(huì)看到一個(gè)框，您可以在其中輸入代碼，在有要兌換的憑證？輸入 SP701 包裝盒中隨附的快速入門指南背面的憑證編號(hào)（它將在條形碼正上方以紅色突出顯示），然后單擊立即兌換。

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一個(gè)彈出窗口將確認(rèn)憑證是用于 SP701 評(píng)估套件的，單擊Yes 。

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SP701 評(píng)估套件的基于證書的許可證表頂部將出現(xiàn)一個(gè)新行。選中旁邊的框，然后單擊生成節(jié)點(diǎn)鎖定許可證（憑證僅適用于節(jié)點(diǎn)鎖定許可證，因此不能選擇浮動(dòng)許可證）。

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輸入您的主機(jī) PC 信息，您可以在Xilinx License Manager的查看主機(jī)信息下找到該信息。單擊下一步。

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確認(rèn)一切并再次單擊下一步，然后您必須接受許可協(xié)議。

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許可證文件將通過電子郵件發(fā)送給您，說明在 Windows 和 Linux 中放置它的位置。

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將電子郵件中收到的 Xilinx.lic 復(fù)制到 $HOME/.Xilinx，或者您可以返回Xilinx 許可證管理器并選擇加載許可證，其中的復(fù)制許可證按鈕將讓您指向下載的 Xilinx.lic 文件所在的位置，它將復(fù)制為您將其復(fù)制到 $HOME/.Xilinx。

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重新啟動(dòng) Vivado，以便它可以檢測(cè)并獲取新的許可證文件。

注意：安裝在同一主機(jī)上的所有版本的 Vivado 都會(huì)選擇此許可證文件，因此不必?fù)?dān)心為每個(gè)版本的 Vivado 單獨(dú)安裝相同的許可證。

創(chuàng)建新的 Vivado 項(xiàng)目

從 Vivado 主窗口中選擇Create Project ，然后逐步完成項(xiàng)目設(shè)置窗口。為項(xiàng)目命名并選擇所需的項(xiàng)目目錄。

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保留該選項(xiàng)以在此時(shí)不指定源，并且不要選擇使項(xiàng)目成為 Vitis 可擴(kuò)展平臺(tái)的選項(xiàng)（這是不同日期的不同主題）。

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最后，必須選擇目標(biāo)FPGA芯片或開發(fā)板。Vivado 2021.2 不再需要手動(dòng)安裝大量板卡，不僅來自 Xilinx 自己的產(chǎn)品，還包括 Avnet、Digilent 和 Trenz Electronic。Vivado 2021.2 連接到 Xilinx Board Store，這是 Xilinx 維護(hù)的 Github 上的后端存儲(chǔ)庫。您最初需要互聯(lián)網(wǎng)連接才能刷新并查看 Xilinx 電路板商店的當(dāng)前版本，并下載所需電路板的預(yù)設(shè)。之后，您將能夠離線使用它們。

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搜索并選擇 SP701 作為目標(biāo)板，然后單擊Next 。最后一頁是要?jiǎng)?chuàng)建的 Vivado 項(xiàng)目的摘要。

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單擊完成以生成項(xiàng)目。

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塊設(shè)計(jì)

99% 的新 Vivado 項(xiàng)目將從創(chuàng)建塊設(shè)計(jì)開始。塊設(shè)計(jì)是一種將預(yù)先存在的 IP 塊添加到設(shè)計(jì)中的直接方法，它帶有用于自動(dòng)設(shè)置配置和 IP 之間的接口連接的輔助工具。主要是，塊設(shè)計(jì)是 FPGA 設(shè)計(jì)的處理器內(nèi)核也通過其支持 IP 進(jìn)行實(shí)例化的地方。由于 SP701 的 FPGA 是 Spartan-7，因此必須使用軟處理器（與 Xilinx SoC 系列中的 Zynq 處理器相比，它是 FPGA 可編程邏輯中的物理實(shí)例化 ARM 內(nèi)核）。因此，我將使用 Xilinx 的軟處理器 MicroBlaze。

注意：我不會(huì)介紹如何將自定義 HDL 添加到 SP701 的這個(gè)特定項(xiàng)目中，它將在以后的帖子中。但是，我過去曾多次為其他董事會(huì)介紹過它。

通過在Flow Navigator窗口中選擇IP Integrator下的Create Block Design來創(chuàng)建一個(gè)新的模塊設(shè)計(jì)。

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生成空白塊設(shè)計(jì)后，您會(huì)注意到Board選項(xiàng)卡出現(xiàn)。從Sources選項(xiàng)卡切換到Board選項(xiàng)卡，您會(huì)看到 Vivado 已檢測(cè)到 SP701 板上可用的外圍接口。

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此選項(xiàng)卡是選擇特定板作為 Vivado 項(xiàng)目的目標(biāo)而不是僅選擇 FPGA 部件號(hào)本身的好處。它有助于加快設(shè)計(jì)過程，因?yàn)樗鼤?huì)在您單擊每個(gè)外圍設(shè)備時(shí)過濾 IP 目錄，以僅顯示哪些 IP 塊可以連接到選定的外圍設(shè)備。

通常我首先在塊設(shè)計(jì)中添加處理器 IP 塊（在本例中為 MicroBlaze），但 SP701 有點(diǎn)不同。由于 DDR3 SRAM 的外部存儲(chǔ)器控制器啟動(dòng)、運(yùn)行和同步所需的時(shí)間最長(zhǎng)，因此最好將其作為振蕩器（系統(tǒng)時(shí)鐘）饋送的第一件事，然后將其余 IP 置于下游. 所以我要添加到 SP701 塊設(shè)計(jì)的第一件事將是內(nèi)存接口生成器IP 塊。

右鍵單擊Board選項(xiàng)卡中的DDR3 SRAM并選擇Connect Board Component ，然后從彈出窗口中選擇選項(xiàng)mig_ddr_interface 。

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跳過運(yùn)行生成的連接自動(dòng)化，該連接自動(dòng)化在 Block Design 窗口頂部以綠色橫幅彈出以連接 FPGA 復(fù)位信號(hào)。

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雙擊Memory Interface Generator IP 模塊以打開其定制窗口。

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在FPGA Options下，將System Reset Polarity更改為Active High并將XADC Instantiation更改為Disabled 。

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在Pin Selection選項(xiàng)卡中，單擊 Read UCF/XDC 并導(dǎo)航到您保存 SP701 (mig_7series_0.xdc) 的 DDR 引腳輸出文件的位置，以將其讀入 Memory Interface Generator (MIG) IP 塊。

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導(dǎo)入 DDR 引腳后，單擊Validate 。驗(yàn)證引腳后，下一步按鈕將不再灰顯。

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在System Signals Selection選項(xiàng)卡中，將sys_rst Bank Number設(shè)置為13 ，將 sys_rst Pin Number設(shè)置為AE15 。

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單擊顯示指定配置摘要的其余選項(xiàng)卡，然后在最后一頁上單擊Generate 。

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現(xiàn)在運(yùn)行生成的連接自動(dòng)化，它會(huì)在 Block Design 窗口頂部以綠色橫幅彈出，以連接 FPGA 復(fù)位信號(hào)。

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單擊塊設(shè)計(jì)窗口頂部的+按鈕并鍵入microblaze以搜索軟處理器 IP 塊。在三個(gè)選項(xiàng)中，雙擊MicroBlaze將軟處理器的核心添加到塊設(shè)計(jì)中。

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塊自動(dòng)化和連接自動(dòng)化的選項(xiàng)將出現(xiàn)在塊設(shè)計(jì)窗口的頂部。

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首先運(yùn)行塊自動(dòng)化并選中該框以啟用中斷控制器。還將時(shí)鐘連接更改為來自/mig_7series_0/ui_clk 。由于這個(gè)外部存儲(chǔ)控制器是啟動(dòng)、運(yùn)行和同步所需的最長(zhǎng)時(shí)間，因此最好將其他所有東西（例如軟處理器本身）放在它的下游。因此，MIG 的輸出時(shí)鐘被用作 MicroBlaze 的源時(shí)鐘以及將在塊設(shè)計(jì)中的 IP 的其余部分。

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為 MicroBlaze運(yùn)行Block Automation后，運(yùn)行Connection Automation 。在運(yùn)行連接自動(dòng)化的可用選項(xiàng)中，僅選擇MIG ( mig_7series_0 ) 的從 AXI ( S_AXI ) 的連接自動(dòng)化。

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再次單擊塊設(shè)計(jì)窗口頂部的+按鈕，并將AXI BRAM 控制器添加到塊設(shè)計(jì)中。運(yùn)行 AXI BRAM 控制器的所有連接自動(dòng)化，確保將S_AXI 主接口設(shè)置為/microblaze_0 (cached) 。

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返回Board選項(xiàng)卡并右鍵單擊Onboard PHY1并選擇Connect Board Component ，然后從彈出窗口中選擇選項(xiàng)AXI 1G/2.5G Ethernet Subsystem 。

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運(yùn)行生成的Block Automation，為Physical Interface Selection選擇RGMII ，為AXI Streaming Interface選擇DMA 。

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對(duì)于AXI 1G/2.5G以太網(wǎng)子系統(tǒng)的連接自動(dòng)化，不要選擇axis_clk （這將在下一步中手動(dòng)連接）。要重置 Connection Automation，請(qǐng)進(jìn)行以下選擇：

對(duì)于axi_ethernet_0 ：

• 選擇時(shí)鐘源為/mig_7series_0/ui_clk的S_AXI

對(duì)于axi_ethernet_0_dma ：

• 選擇源為/mig_7series_0/S_AXI的M_AXI_MM2S 、M_AXI_S2MM和M_AXI_SG 。
• 選擇源為/microblaze_0 ( Periph ) 的 S_AXI_LITE

對(duì)于axi_ethernet_0_refclk ：

• 選擇源為/mig_7series_0/ui_clk的clk_in1

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運(yùn)行此 Connection Automation 后，返回并手動(dòng)將axi_ethernet_0的axis_clk連接到axi_ethernet_0_refclk的clk_ou1

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接下來，單擊模塊設(shè)計(jì)窗口頂部的+按鈕，并將XADC向?qū)砑?/font>到模塊設(shè)計(jì)中。運(yùn)行生成的連接自動(dòng)化，將其源設(shè)置為/microblaze_0 (Periph)

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雙擊XADC Wizard IP 以打開其自定義窗口并在指定選項(xiàng)卡下進(jìn)行以下更改：

• 基本：將啟動(dòng)通道選擇更改為同時(shí)選擇并在控制/狀態(tài)端口下啟用臨時(shí)總線
• 通道定序器：?jiǎn)⒂?/font>vauxp0/vauxn0 通道啟用

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單擊確定應(yīng)用并關(guān)閉自定義窗口。右鍵單擊XADC Wizard IP 塊的Vp_Vn端口，然后選擇Make External選項(xiàng)。對(duì)Vaux0和Vaux8執(zhí)行相同的操作。這個(gè)Make External選項(xiàng)將信號(hào)拉到設(shè)計(jì)的頂層，這樣它就可以連接到 FPGA 芯片的封裝引腳。

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最后手動(dòng)將XADC Wizard的temp_out[11:0]連接到Memory Interface Generator的device_temp_i[11:0] 。

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至此，設(shè)計(jì)中最復(fù)雜的部分就完成了。現(xiàn)在可以添加其余的外圍設(shè)備。返回到 Board 選項(xiàng)卡，右鍵單擊以下每個(gè)外圍設(shè)備，選擇Connect Board Component ，然后為每個(gè)相應(yīng)的 IP 選擇以下內(nèi)容：

• SPI Flash ：選擇SPI_0并運(yùn)行生成的 Connection Automation，時(shí)鐘源為/mig_7series_0/ui_clk 。

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• UART：選擇AXI UART16550并運(yùn)行生成的 Connection Automation，時(shí)鐘源為/mig_7series_0/ui_clk 。

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• IIC ：選擇IIC并運(yùn)行生成的 Connection Automation，時(shí)鐘源為/mig_7series_0/ui_clk 。

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• DIP 開關(guān)、按鈕和LED ：選擇GPIO并運(yùn)行生成的 Connection Automation，時(shí)鐘源為/mig_7series_0/ui_clk 。

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產(chǎn)生以下塊設(shè)計(jì)：

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單擊模塊設(shè)計(jì)窗口頂部的+按鈕并將AXI Timer IP 添加到模塊設(shè)計(jì)，再次運(yùn)行生成的連接自動(dòng)化，時(shí)鐘源為/mig_7series_0/ui_clk 。

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有一個(gè)concat IP 塊為AXI 中斷控制器IP的中斷輸入端口供電。默認(rèn)情況下，此 concat 僅配置為接收兩個(gè)輸入，但總共有 8 個(gè)中斷信號(hào)需要通過 AXI 中斷控制器饋送到 MicroBlaze 軟處理器。雙擊 concat IP 打開其配置窗口并將其端口數(shù)從2更改為8 ，然后單擊OK 。

按以下順序連接中斷輸出：

• In0 ：AXI UART16550 ip2intc_irpt
• In1 ：AXI IIC ip2intc_irpt
• In2 ：AXI Quad SPI ip2intc_irpt
• In3 ：AXI 1G/2.5G 以太網(wǎng)子系統(tǒng)中斷
• In4 ：AXI 直接內(nèi)存訪問mm2s_introut
• In5 ：AXI 直接內(nèi)存訪問s2mm_introut
• In6 ：AXI 定時(shí)器中斷
• In7 ：XADC 向?qū)?/font>ip2intc_irpt

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有一些自定義頻率計(jì)數(shù)器 IP 可用于各種應(yīng)用。我已將它們附在下面，您需要將它們放在本地目錄中，然后將該目錄指定為 Vivado 項(xiàng)目中的存儲(chǔ)庫。

將 IP 文件夾復(fù)制到所需的本地目錄后，從Flow Navigator窗口中選擇Settings 。選擇IP > Repository ，然后單擊+按鈕并指向 IP 文件夾所在的本地目錄。Vivado 將彈出一個(gè)窗口，顯示它在目錄中檢測(cè)到的 IP。單擊確定。

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單擊應(yīng)用，然后單擊確定。

在模塊設(shè)計(jì)窗口中，單擊+按鈕并添加一個(gè)freq_counter_v1 IP 模塊和兩個(gè)diff_freq_counter_v1 IP 模塊。將每個(gè)的 RST_I連接到rst_mig_7series_0_100M的peripheral_reset ，將每個(gè)的REF_CLK_I連接到mig_7series_0的ui_clk 。

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將freq_counter_v1_0的CLKIN連接到mig_7series_0的ui_addn_clk_0 。

右鍵單擊diff_freq_counter_v1_0的DIFF_CLKIN_P和DIFF_CLKIN_N并選擇 Make External。然后分別重命名端口FMC_CLK0_M2C_P和FMC_CLK0_M2C_N 。

對(duì)diff_freq_counter_v1_1執(zhí)行相同操作，只是將其端口分別重命名為FMC_CLK1_M2C_P和FMC_CLK1_M2C_N 。

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然后添加 3 個(gè)AXI GPIO IP 塊，其中一個(gè)通道為 16 位所有輸入。僅為S_AXI接口運(yùn)行生成的連接自動(dòng)化，時(shí)鐘源為/mig_7series_0/ui_clk 。不要在Connection Automation 中為AXI GPIO IP選擇GPIO選項(xiàng)。

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將freq_counter_v1_0的FREQ_CNT_O[15:0]連接到剛剛創(chuàng)建的 3 個(gè) AXI GPIO 塊之一的gpio_io_i[15:0] 。

然后從diff_freq_counter_v1_0和diff_freq_counter_v1_1連接FREQ_CNT_O[15:0]并將它們連接到其他兩個(gè)AXI GPIO塊的gpio_io_i[15:0] 。

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至此，SP701 這個(gè)包羅萬象的模塊設(shè)計(jì)就完成了。一旦我達(dá)到這一點(diǎn)（我通常在添加 IP 塊的每個(gè)實(shí)例之后執(zhí)行此操作）就是使用Regenerate Layout工具使塊設(shè)計(jì)更易于查看。單擊塊設(shè)計(jì)窗口頂部的圓形箭頭圖標(biāo)以重新生成塊設(shè)計(jì)中的布局。

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最終設(shè)計(jì)：

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創(chuàng)建任何塊設(shè)計(jì)的最后一步是對(duì)其進(jìn)行驗(yàn)證，以確認(rèn)它沒有任何嚴(yán)重的警告或錯(cuò)誤。單擊塊設(shè)計(jì)窗口頂部的復(fù)選框圖標(biāo)，然后等待驗(yàn)證彈出窗口出現(xiàn)結(jié)果：

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單擊確定并保存塊設(shè)計(jì)。

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然后返回“源”選項(xiàng)卡。此時(shí)，模塊設(shè)計(jì)需要通過頂層 HDL 文件在整個(gè)項(xiàng)目中進(jìn)行實(shí)例化，您可以告訴 Vivado 自動(dòng)生成該文件。

HDL 包裝器

右鍵單擊 Sources 選項(xiàng)卡中的模塊設(shè)計(jì) (.bd) 文件并選擇Create HDL Wrapper...讓 Vivado 自動(dòng)生成它。

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在彈出窗口中，選擇默認(rèn)選項(xiàng)以允許 Vivado 自動(dòng)管理 HDL 封裝文件。

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約束

完成模塊設(shè)計(jì)和頂層封裝文件后，要添加的最后一項(xiàng)是指定到 Spartan-7 FPGA 封裝引腳的信號(hào)路由的約束文件。

從Flow Navigator窗口中選擇添加源。選擇添加或創(chuàng)建約束選項(xiàng)，并在項(xiàng)目本地創(chuàng)建一個(gè)新的約束文件。

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為 SP701 評(píng)估板添加以下約束：

set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]

set_property CONFIG_MODE SPIx4 [current_design]
set_property BITSTREAM.CONFIG.CONFIGRATE 3 [current_design]
set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]
set_property CFGBVS VCCO [current_design]
set_property CONFIG_VOLTAGE 3.3 [current_design]

set_property PACKAGE_PIN H21 [get_ports Vaux0_0_v_n]
set_property IOSTANDARD LVCMOS33 [get_ports Vaux0_0_v_n]
set_property IOSTANDARD LVCMOS33 [get_ports Vaux0_0_v_p]
set_property IOSTANDARD LVCMOS33 [get_ports Vaux8_0_v_n]
set_property IOSTANDARD LVCMOS33 [get_ports Vaux8_0_v_p]

set_property PACKAGE_PIN D9 [get_ports FMC_CLK0_M2C_P]
set_property IOSTANDARD LVDS_25 [get_ports FMC_CLK0_M2C_P]
set_property IOSTANDARD LVDS_25 [get_ports FMC_CLK0_M2C_N]

set_property PACKAGE_PIN J4 [get_ports FMC_CLK1_M2C_P]
set_property IOSTANDARD LVDS_25 [get_ports FMC_CLK1_M2C_P]
set_property IOSTANDARD LVDS_25 [get_ports FMC_CLK1_M2C_N]

set_property IOSTANDARD LVCMOS18 [get_ports reset]

這些限制還包括 QSPI 閃存芯片的電路配置。

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生成比特流

Vivado 遵循綜合的標(biāo)準(zhǔn) FPGA 開發(fā)流程，然后是布局布線（在 Vivado 中稱為實(shí)現(xiàn)），最后是比特流生成。每個(gè)步驟都出現(xiàn)在 Flow Navigator 窗口中以手動(dòng)運(yùn)行。值得注意的是，如果您嘗試在綜合之前運(yùn)行實(shí)現(xiàn)，Vivado 將在啟動(dòng)實(shí)現(xiàn)運(yùn)行之前自動(dòng)執(zhí)行綜合運(yùn)行。

我在 Vivado 2021.x 版本中發(fā)現(xiàn)了一個(gè)有趣的怪癖，有時(shí)（但并非總是）如果您單獨(dú)運(yùn)行每個(gè)步驟（即您手動(dòng)單擊“運(yùn)行綜合”、“運(yùn)行實(shí)現(xiàn)”和“生成比特流”，則會(huì)出現(xiàn)嚴(yán)重警告彈出說找不到目標(biāo)FPGA的板定義文件。

這是一個(gè)完全“絨毛”的警告，對(duì)項(xiàng)目沒有功能影響（板定義文件沒有實(shí)際問題），但我覺得它非常煩人。幸運(yùn)的是，有一個(gè)超級(jí)簡(jiǎn)單的解決方法，如果您始終選擇“生成比特流”并讓 Vivado 自動(dòng)重新運(yùn)行綜合和實(shí)現(xiàn)，則永遠(yuǎn)不會(huì)彈出此嚴(yán)重警告。我只發(fā)現(xiàn)這可能發(fā)生在 Linux 上的 Vivado 2021.x 版本中，所以如果它沒有出現(xiàn)在您面前，請(qǐng)忽略這個(gè)小插曲。

無論如何，由于我選擇“生成比特流”之前沒有進(jìn)行綜合或?qū)崿F(xiàn)運(yùn)行，Vivado 會(huì)通知我并要求繼續(xù)：

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單擊“是”后，Vivado 將為我提供一些關(guān)于如何利用主機(jī) PC 資源的選項(xiàng)。我通?？偸菍⑦@些選項(xiàng)設(shè)置為默認(rèn)值。

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我有一個(gè)帶有 32GB RAM 的 Intel i9 處理器，從開始合成到完成此設(shè)計(jì)的比特流生成大約需要 10 分鐘。

出口硬件

成功生成比特流后，需要導(dǎo)出硬件平臺(tái)以在 Vitis 和/或 PetaLinux 中使用，以便在 MicroBlaze 軟處理器上運(yùn)行代碼的軟件開發(fā)。

選擇文件>導(dǎo)出>導(dǎo)出硬件...

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選擇將比特流包含在導(dǎo)出的硬件平臺(tái)中，然后選擇所需的輸出目錄。

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我個(gè)人喜歡將其導(dǎo)出到 Vivado 項(xiàng)目目錄的頂層，以便將所有內(nèi)容放在一個(gè)位置。

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這就是 Vivado 中 SP701 硬件設(shè)計(jì)的全部?jī)?nèi)容。我將在這篇文章之后提供基于此硬件設(shè)計(jì)在 Vitis 中創(chuàng)建 lwIP 回顯服務(wù)器的指南。