描述

在本周的部分中，一切都與性能有關(guān)。FPGA 的常見用途之一是提高速度和/或能源效率方面的性能。這部分是通過 1) 消除指令的解釋開銷，2) 消除中央內(nèi)存瓶頸，以及 3) 指令級并行性來實(shí)現(xiàn)的。

如果您是本系列的新手，您可能想返回到Hardware-as-Code Part I 。

示例 1 的性能

在第二部分中，我們生成了以下簡單功能的硬件實(shí)現(xiàn)：

int16_t calc(int16_t x) {
  return 7 * x - 15;
}

讓我們仔細(xì)看看這個函數(shù)作為在 CPU 上執(zhí)行的軟件和作為 FPGA 上的自定義硬件函數(shù)的性能。首先，考慮用于在 CPU 上執(zhí)行此功能的能量。典型的小型 CPU 將由以下功能硬件塊組成：

• 1.取指令
• 2.指令解碼
• 3. 內(nèi)存參數(shù)獲取
• 4.執(zhí)行指令
• 5. 寫回結(jié)果

其中前兩個被 FPGA 功能完全消除。這些純粹是 CPU 模型所需的解釋開銷。3 號和 4 號專用于中央存儲器模型所需的數(shù)據(jù)移動。FPGA 通常不需要外部存儲器，這將再次完全消除開銷。4 號是 CPU 中唯一實(shí)際執(zhí)行特定應(yīng)用功能的部分。然而，所有這些單元在整個程序執(zhí)行過程中都在不斷地消耗能量。此外，外部存儲器也消耗大量電力。

執(zhí)行時間呢？讓我們估計(jì)一下在小型 CPU 上執(zhí)行可能需要的周期數(shù)：

• 將 x 加載到寄存器中（2 個周期）
• 將第一個常數(shù)加載到寄存器中（1 個周期）
• 乘法（1 個周期）
• 將第二個常數(shù)加載到寄存器中（1 個周期）
• 添加（1個周期）
• 將結(jié)果存儲到內(nèi)存（2 個周期）

總共8個周期！當(dāng)然，對于具有更大指令集和更復(fù)雜指令的 CPU，您可能可以使用更少的指令，但這些通常需要更多的周期。因此，假設(shè) 4-8 個周期。

現(xiàn)在對于 FPGA 實(shí)現(xiàn)，我們有一個執(zhí)行乘法和加法的單周期電路。這就像有一個專門為這個應(yīng)用程序構(gòu)建的自定義指令。值通過寄存器傳遞，沒有內(nèi)存訪問。CPU 有時可以利用寄存器來傳遞值，但通常只有少數(shù)可用。此外，許多函數(shù)需要堆棧內(nèi)存來存儲局部變量和臨時值。

不服氣？讓我們稍微擴(kuò)展第一個例子來解決一個現(xiàn)實(shí)世界的問題，看看它是如何比較的。

機(jī)器學(xué)習(xí)分類示例

分類是機(jī)器學(xué)習(xí)執(zhí)行的一項(xiàng)非常常見的任務(wù)。分類任務(wù)是根據(jù)您擁有的一些數(shù)據(jù)將某事物分類為 2 個或更多類。例如，根據(jù)附在風(fēng)扇上的一些振動傳感器數(shù)據(jù)，將其分類為工作或不工作（電機(jī)故障/螺旋槳卡住）。

讓我們根據(jù)兩個測量值將一些數(shù)據(jù)簡單地分類為兩個類別。下圖顯示了許多具有已知類別的對象的測量數(shù)據(jù)。

?

每個點(diǎn)代表一個示例對象的兩個測量值，顏色代表該對象的已知類別。目標(biāo)是，根據(jù)一個新對象的兩個值（x，y），預(yù)測它是在橙色類還是藍(lán)色類中。從圖中可以看出，橙色的類對象都在綠線和藍(lán)線的左側(cè)。藍(lán)色類對象都在一條或兩條線的右側(cè)。

讓我們實(shí)現(xiàn)一個簡單的預(yù)測函數(shù)，它只測試一個新點(diǎn)是否在兩條線的左側(cè)：

?

此代碼也可從 git repo 獲得：文件夾中的https://github.com/sathibault/hac-examples.git 。poly-classify

繼續(xù)classify 在您的計(jì)算機(jī)和 FPGA 板上構(gòu)建和測試此功能（如果您需要查看它是如何完成的，請返回第 II 部分）。您應(yīng)該看到如下輸出：

poly-classify>.\program
classify(7, 82) = 1
classify(5, 100) = 1
classify(10, 70) = 0
classify(15, 100) = 0

輸出 1 表示該點(diǎn)位于兩條線的左側(cè)，預(yù)測的類為橙色。否則，預(yù)測類別為藍(lán)色。

我選擇這個例子是因?yàn)樗苋菀捉忉專⑶曳浅４懋?dāng)今使用的非常成功的神經(jīng)網(wǎng)絡(luò)所需的計(jì)算。

指令級并行

除了消除中央內(nèi)存瓶頸和 CPU 的解釋開銷外，定制硬件還支持高級別的指令級并行性。對于第二個示例，為classify函數(shù)生成的硬件如下所示：

?

如您所見，每個方程都有自己專用的乘法器和加法器。盡管相對于第一個示例，我們所做的工作量增加了四倍，但整個函數(shù)仍然在一個周期內(nèi)執(zhí)行！通常對應(yīng)于 CPU 上的許多指令并按順序執(zhí)行的功能可以并行執(zhí)行。試著估計(jì)一下我的指令/周期這個函數(shù)在 CPU 上需要多少。

我真的在強(qiáng)調(diào) CPU 方法的負(fù)面影響，但對于 FPGA 來說，這并不全是玫瑰。我們可以在速度和功耗方面取得一些顯著的進(jìn)步，但缺點(diǎn)是它占用了物理空間。上圖中的每個模塊都占用了 FPGA 上的空間。隨著函數(shù)的增長，它將占用的空間量也會增加，并且可用的空間有限。雖然空間也可能是微控制器程序存儲器的一個問題，但 FPGA 的空間限制通常更加有限。我們將在下一期中更詳細(xì)地研究空間使用情況。

下一步

到目前為止，我們一直在研究簡單的直線代碼示例。下一次，我們將看看循環(huán)和數(shù)組的使用。

繼續(xù)第四部分：嵌入式 RAM

連接

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