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Verilog中Pmod ALS的SPI接口代碼

2074379 2023-06-15 | zip | 0.00 MB | 次下載 | 免費

資料介紹

描述

在這個項目中，SPI 接口代碼是用 Verilog 編寫的，用于連接來自 Pmod-ALS 的 8 位 ADC。8 位二進制轉(zhuǎn)換為 BCD 并顯示在 7 段顯示器上。Verilog 代碼是在 Basys 3 板上的 Artix-7 FPGA 上合成的。

關(guān)于我.. 我已經(jīng)開始學習 Verilog，從硬件的角度思考是非常充實和令人興奮的。該項目需要更改和改進，我很高興知道您對此有何看法。

概述

該項目由三個模塊組成，如下所示。

spi_interface
雙重涉獵
七段顯示

圖 1：架構(gòu)

模塊組織：

圖 2：Vivado 中的模塊組織

模塊一：SPI接口

（模塊：spi_interface）

Pmod 環(huán)境光傳感器 (ALS) 具有一個帶有高速 SPI 接口的 8 位 ADC（來自 Texas Instruments 的 ADC081S021）。

圖 3：spi_interface

由于在硬件上調(diào)試時序非常重要，因此我分配了 3 個 I/O 用于監(jiān)控 Digilent Analog Discovery 上 Pmod ALS 的 CS、SCLK、SDO 線。

注意：即使在仿真中分析和調(diào)試時序（通過測試臺代碼），在邏輯分析儀上連接一些信號也變得非常有必要——在下圖中用藍色框表示。

圖 4：模塊__spi_interface_code

圖 5：監(jiān)控信號__spi_interface

圖 6：監(jiān)控信號__SPI_AnalogDiscovery

架構(gòu)：SPI接口

傳感器規(guī)范描述了以下時序圖，它是 verilog spi_interface 代碼的完整基礎(chǔ)。

這是通過兩個 8 位計數(shù)器和一個 8 位寄存器實現(xiàn)的。

reg [7:0] data_counter;         // Free running counter till 20, to time CS 
reg [7:0] clk_div;              // Prescaler 100 MHz FPGA clock to 1.92 MHz SPI Clock
reg [7:0] r_RX_Byte = 8'b0000_0000; // MISO: Received 1 byte of data from PMOD_ALS

圖 7：Pmod ALS SPI 時序圖

時鐘分頻器(clk_div)：從主時鐘（Basys 3 板上的 100 MHz）導出 spi 時鐘（1.92 MHz）。

圖 8：spi_interface_code_clock_divider

Pmod ALS 上的 ADC 將光強度的模擬值轉(zhuǎn)換為數(shù)字值，然后將其串行化以在 SPI 總線上傳輸。

前 3 位和后 4 位是零和 1 個三態(tài)位。中間的 8 位是數(shù)據(jù)。我們的 verilog 代碼在 spi 時鐘的幫助下同步捕獲這些數(shù)據(jù)。

數(shù)據(jù)計數(shù)器：data_counter 是一個自由運行的計數(shù)器，由 spi 時鐘計時。它被調(diào)整為觸發(fā)數(shù)據(jù)讀取和控制從/到 Pmod-SDO 的芯片選擇。

一旦 data_counter 變?yōu)?20，它就會被重置為 0。在 16 時，CS 按照時序圖的要求被拉高。

圖 9：spi_interface_code_data_counter

注意：CS 可以作為該模塊的輸入，以便頂層應用程序可以命令 CS 引腳。

SDO數(shù)據(jù)讀?。喊凑諘r序圖圖 6 將 SDO 數(shù)據(jù)讀取到 8 位寄存器（MSB 在前）。

圖 10_spi_interface_code_SDO_data_read

模塊 2：雙重涉獵

讀取的 8 位數(shù)據(jù)被轉(zhuǎn)換為三個 4 位 BCD 矢量，以便能夠在 7 段顯示器上的每個十進制數(shù)字處驅(qū)動每個 LED。請在https://www.nandland.com/vhdl/modules/double-dabble.html閱讀 Russel 的這篇漂亮的文章

我使用了他的 double dabble 算法的 verilog 代碼并納入了這個項目。謝謝拉塞爾：）