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??????? 在使用Flash 存儲數(shù)據(jù)時，有時需要對其設(shè)計(jì)讀寫控制邏輯。本文介紹了用VHDL 語言在CPLD內(nèi)部編程，實(shí)現(xiàn)對Flash 中數(shù)據(jù)的讀取控制的具體方法，并給出了時序仿真波形。根據(jù)需求進(jìn)行相應(yīng)的修改，該設(shè)計(jì)可以支持可多種數(shù)據(jù)輸出寬度，因而具有較好的靈活性。
關(guān)鍵詞：CPLD VHDL Flash 多種數(shù)據(jù)輸出寬度
????????本設(shè)計(jì)已實(shí)用于國家 863 計(jì)劃“可擴(kuò)展到T 比特的高性能IPv4/v6 路由器基礎(chǔ)平臺及實(shí)驗(yàn)系統(tǒng)”項(xiàng)目中。其主要功能是對主控部分的FPGA 讀取Flash 進(jìn)行控制。
在本項(xiàng)目中，主控部分的FPGA 在重啟時需要從Flash 中下載初始化程序。當(dāng)下載完成
后，F(xiàn)PGA 仍會根據(jù)需要從Flash 相應(yīng)地址讀取數(shù)據(jù)。這就要求在FPGA 和Flash 之間有一
塊控制邏輯來控制對Flash 的讀取。本設(shè)計(jì)就是完成的對這塊控制邏輯的具體實(shí)現(xiàn)。
本文用 VHDL 語言在CPLD 內(nèi)部編程將其實(shí)現(xiàn)。本文第2 節(jié)給出用VHDL 語言在CPLD
內(nèi)部編程實(shí)現(xiàn)Flash 讀取的過程，第3 節(jié)對全文進(jìn)行概括總結(jié)。
關(guān)鍵詞：CPLD VHDL Flash 多種數(shù)據(jù)輸出寬度
????????本設(shè)計(jì)已實(shí)用于國家 863 計(jì)劃“可擴(kuò)展到T 比特的高性能IPv4/v6 路由器基礎(chǔ)平臺及實(shí)驗(yàn)系統(tǒng)”項(xiàng)目中。其主要功能是對主控部分的FPGA 讀取Flash 進(jìn)行控制。
在本項(xiàng)目中，主控部分的FPGA 在重啟時需要從Flash 中下載初始化程序。當(dāng)下載完成
后，F(xiàn)PGA 仍會根據(jù)需要從Flash 相應(yīng)地址讀取數(shù)據(jù)。這就要求在FPGA 和Flash 之間有一
塊控制邏輯來控制對Flash 的讀取。本設(shè)計(jì)就是完成的對這塊控制邏輯的具體實(shí)現(xiàn)。
本文用 VHDL 語言在CPLD 內(nèi)部編程將其實(shí)現(xiàn)。本文第2 節(jié)給出用VHDL 語言在CPLD
內(nèi)部編程實(shí)現(xiàn)Flash 讀取的過程，第3 節(jié)對全文進(jìn)行概括總結(jié)。
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