隨著電子產(chǎn)業(yè)的高速發(fā)展，集成電路的規(guī)模日益增加，電源管理技術(shù)的重要性在電子行業(yè)發(fā)展中成為一大焦點(diǎn)。低壓差線性穩(wěn)壓器（LDO）以自身的優(yōu)點(diǎn)結(jié)構(gòu)簡單、面積小、高電源抑制比和低功耗等，成為納米工藝VLSI供電的主要方式。目前，超大規(guī)模集成電路的電源配電網(wǎng)絡(luò)（PDN）處于分布式穩(wěn)壓器階段，LDO成為其核心電路，然而，隨著電路規(guī)模的越來越大，PDN網(wǎng)絡(luò)作為LDO的負(fù)載，其變化對(duì)于LDO輸出的穩(wěn)定性有著非常大的影響，進(jìn)而影響整個(gè)電源管理網(wǎng)絡(luò)的可靠性。因此，在提高系統(tǒng)穩(wěn)定性的同時(shí)，保證快速的負(fù)載瞬態(tài)響應(yīng)成為了LDO設(shè)計(jì)的重點(diǎn)和難點(diǎn)。

　　本文設(shè)計(jì)的具有快速響應(yīng)特性的LDO是基于分布式LDO的PDN可靠性研究國家部委項(xiàng)目背景。分析了LDO電路的基本結(jié)構(gòu)和工作原理，設(shè)計(jì)了一個(gè)具有快速響應(yīng)特性的LDO電路，包括電壓基準(zhǔn)電路、誤差放大器電路、緩沖器瞬態(tài)增強(qiáng)電路、功率調(diào)整管以及反饋回路五個(gè)電路模塊，重點(diǎn)改進(jìn)了LDO系統(tǒng)的穩(wěn)定性和瞬態(tài)特性。在SMIC65nm CMOS工藝下，通過仿真驗(yàn)證，設(shè)計(jì)的電路達(dá)到指標(biāo)要求。

　　在LDO設(shè)計(jì)中采用了優(yōu)化的阻抗衰減緩沖器來驅(qū)動(dòng)功率調(diào)整管。通過動(dòng)態(tài)偏置并聯(lián)反饋來降低輸出阻抗，增強(qiáng)對(duì)功率管柵極的驅(qū)動(dòng)能力，有效提高了LDO的瞬態(tài)特性。使用插入優(yōu)化的阻抗衰減緩沖器，將低頻極點(diǎn)分裂為兩個(gè)高頻極點(diǎn)，簡化了系統(tǒng)的穩(wěn)定性補(bǔ)償方法，增強(qiáng)了LDO系統(tǒng)的穩(wěn)定性。同時(shí)采用電流緩沖器對(duì)LDO進(jìn)行穩(wěn)定性補(bǔ)償，使電路在整個(gè)負(fù)載電流范圍內(nèi)保持穩(wěn)定。本文設(shè)計(jì)的LDO增加了瞬態(tài)增強(qiáng)電路，對(duì)于輸出電壓的跳變通過瞬態(tài)增強(qiáng)電路對(duì)功率管柵極充電或者放電，使得輸出電壓快速穩(wěn)定下來。采用電流求和結(jié)構(gòu)設(shè)計(jì)了參考電壓為0.8V的基準(zhǔn)電壓電路，并且增加了抑制電源噪聲電路，具有良好的溫度系數(shù)和較高的電源抑制比。采用折疊式共源共柵放大器對(duì)基準(zhǔn)電壓和采樣反饋電壓進(jìn)行壓差比較放大。此結(jié)構(gòu)的高增益特性有助于提高LDO的電源抑制比和負(fù)載調(diào)整率。最后對(duì)LDO系統(tǒng)進(jìn)行版圖設(shè)計(jì)。

　　本文采用cadence工具對(duì)LDO進(jìn)行電路設(shè)計(jì)，Spectre進(jìn)行電路模塊和系統(tǒng)的仿真，設(shè)計(jì)的LDO電路基于SMIC65nm CMOS工藝設(shè)計(jì)與實(shí)現(xiàn)。仿真結(jié)果表明，本文設(shè)計(jì)的快速響應(yīng)的LDO電路輸入電壓為1.4V-l.8V，輸出電壓穩(wěn)定在1.2V，最大負(fù)載電流為100mA，最低壓差小于200mV。負(fù)載調(diào)整率約為0.0099mV/mA。當(dāng)負(fù)載電流100uA和100mA之間切換時(shí)，輸出電壓過沖和下沖幅度在5mV以內(nèi)，并且能夠在5us以內(nèi)穩(wěn)定在0.34%的精度范圍，具有良好的瞬態(tài)特性和系統(tǒng)穩(wěn)定性。