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標(biāo)簽 > 亞穩(wěn)態(tài)
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FPGA系統(tǒng)中三種方式減少亞穩(wěn)態(tài)的產(chǎn)生
在FPGA系統(tǒng)中,如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的Tsu和Th不滿足,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery time)不...
2018-06-27 標(biāo)簽:fpga亞穩(wěn)態(tài) 1.1萬(wàn) 0
亞穩(wěn)態(tài)的定義和在設(shè)計(jì)中的問(wèn)題分析
通常情況下(已知復(fù)位信號(hào)與時(shí)鐘的關(guān)系),最大的缺點(diǎn)在于異步復(fù)位導(dǎo)致設(shè)計(jì)變成了異步時(shí)序電路,如果復(fù)位信號(hào)出現(xiàn)毛刺,將會(huì)導(dǎo)致觸發(fā)器的誤動(dòng)作,影響設(shè)計(jì)的穩(wěn)定...
2018-03-15 標(biāo)簽:亞穩(wěn)態(tài)同步復(fù)位異步復(fù)位 4247 0
亞穩(wěn)態(tài)的原理、起因、危害、解決辦法及影響和消除仿真詳解
亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的...
2017-12-02 標(biāo)簽:數(shù)字電路亞穩(wěn)態(tài) 4.5萬(wàn) 0
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