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標(biāo)簽 > 數(shù)字設(shè)計
數(shù)字設(shè)計是20世紀(jì)90年代以來設(shè)計領(lǐng)域出現(xiàn)的一種新的設(shè)計方式,它跨越“藝術(shù)學(xué)”和“計算機(jī)科學(xué)與技術(shù)”兩個性質(zhì)完全不同的一級學(xué)科,涉及到包裝、廣告、印刷、出版、影視、游戲、互聯(lián)網(wǎng)、建筑、室內(nèi)裝飾、工業(yè)設(shè)計、紡織、服裝等絕大部分相關(guān)視覺設(shè)計的行業(yè)。
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數(shù)字設(shè)計系統(tǒng)中常見的兩種傳輸線結(jié)構(gòu)是微帶線和帶狀線。微帶線分為標(biāo)準(zhǔn)微帶線和嵌入式微帶線。前者是指PCB外層的走線,它直接貼附在介質(zhì)平面上并暴露于空氣中...
2023-09-01 標(biāo)簽:結(jié)構(gòu)傳輸線數(shù)字設(shè)計 764 0
數(shù)字設(shè)計系統(tǒng)中常見的兩種傳輸線結(jié)構(gòu)是微帶線和帶狀線。微帶線分為標(biāo)準(zhǔn)微帶線和嵌入式微帶線。前者是指PCB外層的走線,它直接貼附在介質(zhì)平面上并暴露于空氣中。...
2023-08-29 標(biāo)簽:傳輸線數(shù)字設(shè)計PCB 911 0
在數(shù)字系統(tǒng)級別的時鐘域交叉(CDC)中,亞穩(wěn)態(tài)傳播問題是一個重要的挑戰(zhàn)。在這個問題中,由于時序差異,信號在觸發(fā)器之間的傳輸可能會導(dǎo)致亞穩(wěn)態(tài)值的產(chǎn)生和傳播...
常見的時鐘產(chǎn)生電路有哪些 PLL/DLL電路的優(yōu)缺點
雙沿時鐘使得原本一個周期輸出/輸入一個數(shù)據(jù)的架構(gòu),改變?yōu)橐粋€周期輸出/輸入兩個數(shù)據(jù),這樣在不升高時鐘頻率的前提下,提升了信號的吞吐率,從而帶來「性能的提升」。
ASIC數(shù)字設(shè)計:前端設(shè)計、驗證、后端實現(xiàn)
數(shù)字系統(tǒng)設(shè)計中有三個重要的設(shè)計級別概念:行為級(Behavior Level)、寄存器傳輸級(Register Transfer Level)和門級(G...
verilogHDL用于FPGA設(shè)計時的知識點匯總
里面ChatGPT的回答,第一章作為基礎(chǔ)部分,就一筆帶過了。主要就是一些器件介紹,語法和設(shè)計方法,這部分也是最容易掌握的部分。
2023-06-29 標(biāo)簽:fpga數(shù)字設(shè)計VerilogHDL 576 0
數(shù)字設(shè)計中的時鐘與約束 本文作者 IClearner 在此特別鳴謝 最近做完了synopsys的DC workshop,涉及到時鐘的建模/約束,這里就來...
2023-01-28 標(biāo)簽:fpga時鐘數(shù)字設(shè)計 3302 0
如何創(chuàng)建FPGA內(nèi)核/SoC所需的所有常用組件
LiteX 框架為創(chuàng)建 FPGA 內(nèi)核/SoC、探索各種數(shù)字設(shè)計架構(gòu)和創(chuàng)建完整的基于 FPGA 的系統(tǒng)提供了方便高效的基礎(chǔ)架構(gòu)。
2022-09-13 標(biāo)簽:fpga定時器數(shù)字設(shè)計 1805 0
1. 時鐘介紹 在數(shù)字設(shè)計中,時鐘代表從寄存器(register)到寄存器可靠傳輸數(shù)據(jù)的時間基準(zhǔn)。Xilinx Vivado集成設(shè)計環(huán)境(IDE)時序引...
2020-11-29 標(biāo)簽:寄存器數(shù)字設(shè)計 7682 0
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