SpinalHDL里pipeline的設(shè)計(jì)思路

如果你曾看過(guò)VexRSICV的設(shè)計(jì)，對(duì)于從事邏輯設(shè)計(jì)的你會(huì)驚訝從未想過(guò)邏輯設(shè)計(jì)還能這么來(lái)做。針對(duì)VexRSICV所衍生出的pipeline Lib，該系...

2023-08-16 標(biāo)簽：時(shí)序電路加法器Pipeline 1193 0

簡(jiǎn)單介紹控制器的基本組成

指令寄存器用來(lái)存放正在執(zhí)行的指令。指令分成兩部分：操作碼和地址碼。操作碼用來(lái)指示指令的操作性質(zhì)，如加法、減法等；地址碼給出本條指令的操作數(shù)地址或形成操作...

2023-08-15 標(biāo)簽：控制器寄存器時(shí)序電路 1638 0

鎖存器：組合電路與時(shí)序電路的橋梁

本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。對(duì)于FPGA和ASIC設(shè)計(jì)中，避免使用Latch（鎖存器）一直是個(gè)繞不開(kāi)的話題...

2023-08-08 標(biāo)簽：fpgaasic時(shí)序電路 2866 0

控制器的基本組成

指令寄存器用來(lái)存放正在執(zhí)行的指令。指令分成兩部分：操作碼和地址碼。操作碼用來(lái)指示指令的操作性質(zhì)，如加法、減法等；地址碼給出本條指令的操作數(shù)地址或形成操作...

2023-07-24 標(biāo)簽：控制器寄存器時(shí)序電路 1943 0

Xilinx FPGA時(shí)鐘資源概述

“全局時(shí)鐘和第二全局時(shí)鐘資源”是FPGA同步設(shè)計(jì)的一個(gè)重要概念。合理利用該資源可以改善設(shè)計(jì)的綜合和實(shí)現(xiàn)效果；如果使用不當(dāng)，不但會(huì)影響設(shè)計(jì)的工作頻率和穩(wěn)定...

2023-07-24 標(biāo)簽：fpgaXilinx時(shí)鐘 1107 1

到底什么是建立時(shí)間/保持時(shí)間？

在時(shí)序電路設(shè)計(jì)中，建立時(shí)間/保持時(shí)間可以說(shuō)是出現(xiàn)頻率最高的幾個(gè)詞之一了，人們對(duì)其定義已經(jīng)耳熟能詳，對(duì)涉及其的計(jì)算（比如檢查時(shí)序是否正確，計(jì)算最大頻率等）...

2023-06-27 標(biāo)簽：反相器時(shí)序電路鎖存器 1.7萬(wàn) 0

基于FPGA的數(shù)字電路實(shí)驗(yàn)：時(shí)序電路之觸發(fā)器

時(shí)間的重要性不言而喻，加上時(shí)間這個(gè)維度就如同X-Y的平面加上了一個(gè)Z軸，如同打開(kāi)了一個(gè)新的世界。所以今天我們就要來(lái)聊聊時(shí)序電路。

2023-06-20 標(biāo)簽：時(shí)序電路鎖存器觸發(fā)器 879 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog時(shí)序電路VCS 4571 0

高質(zhì)量VerilogHDL描述方法

VerilogHDL可綜合的四大法寶：always、if-else、case、assign，本文將圍繞這四大法寶來(lái)講述。

2023-06-05 標(biāo)簽：晶體管時(shí)序電路加法器 1065 0

基于FPGA開(kāi)發(fā)板點(diǎn)亮LED燈

設(shè)計(jì)規(guī)劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對(duì)比波形--綁定管腳--全編譯--上板驗(yàn)證

2023-05-22 標(biāo)簽：led燈時(shí)序電路RTL 1543 0

時(shí)序電路之不同觸發(fā)器對(duì)比分析

按結(jié)構(gòu)和功能，觸發(fā)器可以分為RS型、JK型、D型和T型，在這里，我們只講解比較有代表性的類型，RS型和D型。

2023-05-22 標(biāo)簽：時(shí)序電路RS觸發(fā)器觸發(fā)器 2143 0

時(shí)序電路之DFF理解

對(duì)于DFF，之前理解的，DFF在時(shí)鐘的上升沿進(jìn)行對(duì)D端的數(shù)據(jù)采集，再下一個(gè)時(shí)鐘的上升沿來(lái)臨，Q端輸出D端采集的數(shù)據(jù)。

2023-05-10 標(biāo)簽：寄存器Verilog時(shí)序電路 5211 0

什么是時(shí)序電路？

那么，如何才能將過(guò)去的輸入狀態(tài)反映到現(xiàn)在的輸出上呢？「時(shí)序電路」到底需要些什么呢？人類總是根據(jù)過(guò)去的經(jīng)驗(yàn)，決定現(xiàn)在的行動(dòng)，這時(shí)我們需要的就是—記憶。同樣...

2023-03-24 標(biāo)簽：元器件時(shí)序電路觸發(fā)器 1504 0

FPGA學(xué)習(xí)之觸發(fā)器和鎖存器

鎖存器是構(gòu)成各種時(shí)序電路的基本元件，它的特點(diǎn)是具有0和1兩種穩(wěn)定的狀態(tài)，一旦狀態(tài)被確定，就能自行保持，即長(zhǎng)期存儲(chǔ)1位的二進(jìn)制碼，直到有外部信號(hào)作用時(shí)才有...

2023-03-23 標(biāo)簽：二進(jìn)制時(shí)序電路鎖存器 2154 0

觸發(fā)器的邏輯功能及使用方法

觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0”，在一定的外界信號(hào)作用下，可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)定狀態(tài)，它是一個(gè)具有記憶功能的二進(jìn)制信息...

2023-03-23 標(biāo)簽：時(shí)序電路觸發(fā)器與非門 8275 0

時(shí)序邏輯電路的基本概念

　　電路在任何時(shí)候的輸出穩(wěn)定值,不僅與該時(shí)刻的輸入信號(hào)有關(guān),而且與該時(shí)刻以前的電路狀態(tài)有關(guān); 電路結(jié)構(gòu)具有反饋回路。

2023-03-16 標(biāo)簽：時(shí)序電路時(shí)序邏輯電路輸入信號(hào) 2736 0

組合邏輯電路和時(shí)序邏輯電路的區(qū)別和聯(lián)系

數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類，一類叫組合邏輯電路(簡(jiǎn)稱組合電路)，另一類叫做時(shí)序邏輯電路(簡(jiǎn)稱時(shí)序電路)。組合邏輯電路在邏輯功能上的特...

2023-03-14 標(biāo)簽：邏輯電路時(shí)序電路數(shù)字電路 7730 0

詳解MOS管的應(yīng)用電路

接前一篇文章，可知道MOS管最常見(jiàn)的電路可能就是開(kāi)關(guān)和放大器。

2023-03-14 標(biāo)簽：放大器開(kāi)關(guān)電路放大電路 4437 0

三極管推挽電路設(shè)計(jì)

　　推挽電路(push-pull)：就是兩個(gè)不同極性晶體管間連接的輸出電路。

2023-02-02 標(biāo)簽：三極管電路設(shè)計(jì)晶體管 2079 0