詳解時序路徑的相關(guān)概念

reg2reg路徑約束的對象是源寄存器（時序路徑的起點(diǎn)）和目的寄存器（時序路徑的終點(diǎn)）都在FPGA內(nèi)部的路徑。

2023-06-26 標(biāo)簽：fpga寄存器時序 1361 0

淺談DC綜合工具的工作流程

在電路設(shè)計自動化的時代，綜合工具的作用不言而喻，通過綜合，設(shè)計人員能夠獲得自己所設(shè)計模塊的規(guī)模、時序性能和關(guān)鍵路徑等有用信息，進(jìn)而指導(dǎo)自己優(yōu)化設(shè)計結(jié)構(gòu)。...

2023-06-19 標(biāo)簽：電路設(shè)計HDLDC 3163 0

如何讀懂Vivado時序報告

FPGA開發(fā)過程中，vivado和quartus等開發(fā)軟件都會提供時序報告，以方便開發(fā)者判斷自己的工程時序是否滿足時序要求。

2023-06-23 標(biāo)簽：fpga寄存器時序 1921 0

有關(guān)FPGA的問答集錦

FPGA做IC的原型驗(yàn)證，速度大概跑多少？很多ASIC運(yùn)行主頻遠(yuǎn)遠(yuǎn)高于FPGA，仿真能cover住嗎？

2023-06-19 標(biāo)簽：fpga原型驗(yàn)證lvds 1348 0

STM32管理程序的時間觸發(fā)時序

自從 CubeMX 等圖像配置軟件的出現(xiàn)，同學(xué)們往往點(diǎn)幾下鼠標(biāo)就解決了單片機(jī)的配置問題。對于追求開發(fā)速度的業(yè)務(wù)場景下，使用快速配置軟件是合理的，高效的，...

2023-06-22 標(biāo)簽：STM32軟件時序 1043 0

IIC時序問題的解決方法

最近硬件測試工程師反饋一個BUG，和IIC的時序有關(guān)，這個BUG目前沒有帶來使用方面的影響，但是不符合規(guī)范，要求整改。我們使用的單片機(jī)是cortex-m...

2023-06-14 標(biāo)簽：單片機(jī)內(nèi)核IIC 3975 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實(shí)現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標(biāo)簽：fpga存儲器數(shù)字信號處理 1156 0

PSRAM避坑指南-關(guān)鍵知識點(diǎn)講解

以上分享了PSRAM接口一些關(guān)鍵的知識點(diǎn)，大部分是容易理解錯誤，且導(dǎo)致問題的點(diǎn)，基本上理解這些點(diǎn)就能解決大部分問題了，作為入門參考也可以先看這篇，先有個...

2023-06-08 標(biāo)簽：嵌入式接口PSRAM 8114 0

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

2023-06-06 標(biāo)簽：fpga時序Schematic 1483 0

LVDS、接口和時序講解

這種接口電路中，采用單路方式傳輸，每個基色信號采用6位數(shù)據(jù)，共18位RGB數(shù)據(jù)，因此，也稱18位或18bit LVDS接口。此，也稱18位或18bit ...

2023-06-02 標(biāo)簽：芯片接口RGB 9832 0

FPGA設(shè)計中經(jīng)常犯的10個錯誤

本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計RTL 1399 1

Vivado增量編譯的基本概念、優(yōu)點(diǎn)、使用方法以及注意事項(xiàng)

隨著FPGA設(shè)計的復(fù)雜度不斷提高，設(shè)計人員需要選擇更為高效的設(shè)計流程來保證開發(fā)效率和減少開發(fā)成本。其中，Vivado增量編譯是一種非常重要的設(shè)計流程。本...

2023-05-25 標(biāo)簽：fpgaFPGA設(shè)計時序 5582 0

TFT-LCD電容觸摸屏模塊(RGB接口)驅(qū)動時序設(shè)計

上兩篇已經(jīng)總結(jié)和分享了RGB接口TFT-LCD觸摸屏的相關(guān)內(nèi)容。本篇使用Verilog語言實(shí)現(xiàn)RGB的驅(qū)動時序。

2023-05-25 標(biāo)簽：lcd接口觸摸屏 4488 0

Quartus中的邏輯鎖定與增量編譯

邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域?qū)崿F(xiàn)，優(yōu)化時序性能，提升設(shè)計可靠性。 增量編譯功能，可以使設(shè)計更快速時序收斂，加快編譯速度。

2023-05-25 標(biāo)簽：fpga布線時序 2255 0

Lesson38 圖像傳感器介紹與設(shè)計架構(gòu)

? 圖1 實(shí)驗(yàn)平臺 視頻內(nèi)容： Lesson38 圖像傳感器介紹與設(shè)計架構(gòu)（本節(jié)視頻） ??? ● 介紹CCD與CMOS圖像傳感器 ??? ● 圖像傳感...

2023-05-22 標(biāo)簽：接口圖像傳感器時序 879 0

FPGA時序邏輯電路寄存器講解

時序邏輯電路會復(fù)雜很多，強(qiáng)烈推薦mooc上華中科技大學(xué)的數(shù)字電路與邏輯設(shè)計，是我看過講得最清楚的數(shù)電課。

2023-05-14 標(biāo)簽：fpga寄存器時序邏輯電路 2925 0

Verilog邊沿檢測的基本原理和代碼實(shí)現(xiàn)

本文將從Verilog和邊沿檢測的基本概念入手，介紹Verilog邊沿檢測的原理和應(yīng)用代碼示例。

2023-05-12 標(biāo)簽：Verilog數(shù)字信號時序 4845 0

一個典型的流水線設(shè)計

流水線設(shè)計通?？梢栽谝欢ǔ潭壬咸嵘到y(tǒng)的時鐘頻率，因此常常作為時序性能優(yōu)化的一種常用技巧。如果某個原本單個時鐘周期完成的邏輯功能塊可以進(jìn)一步細(xì)分為若干個...

2023-05-08 標(biāo)簽：寄存器Xilinx流水線 1771 0

FPGA中的fast corner和slow corner介紹

在FPGA的時序分析頁面，我們經(jīng)常會看到`Max at Slow Process Corner`和`Min at Fast Process Corner...

2023-05-05 標(biāo)簽：fpga時序 2538 0