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時(shí)鐘信號(hào)

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時(shí)鐘信號(hào)是計(jì)算機(jī)科學(xué)以及相關(guān)領(lǐng)域用語，時(shí)鐘信號(hào)通常被用于同步電路當(dāng)中，扮演計(jì)時(shí)器的角色，保證相關(guān)的電子組件得以同步運(yùn)作。時(shí)鐘信號(hào)是由時(shí)鐘發(fā)生器產(chǎn)生的。它有只有兩個(gè)電平，一是低電平，另一個(gè)是高電平。高電平可以根據(jù)電路的要求而不同，例如 TTL 標(biāo)準(zhǔn)的高電平是 5V。

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時(shí)鐘信號(hào)技術(shù)

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眼圖是什么？

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2023-04-24 標(biāo)簽：dsp STM32 SPI 2312 0

復(fù)位電路的基礎(chǔ)知識(shí)

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2023-04-21 標(biāo)簽：數(shù)字電路復(fù)位電路同步復(fù)位 908 0

如何處理EMC晶振超標(biāo)問題

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如何在verilog中使用If語句和case語句？

我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。

2023-04-18 標(biāo)簽：Verilog 編程語言觸發(fā)器 6140 0

信號(hào)反射問題與相關(guān)電路設(shè)計(jì)技巧

信號(hào)傳輸過程中感受到阻抗的變化，就會(huì)發(fā)生信號(hào)的反射。這個(gè)信號(hào)可能是驅(qū)動(dòng)端發(fā)出的信號(hào)，也可能是遠(yuǎn)端反射回來的反射信號(hào)。根據(jù)反射系數(shù)的公式，當(dāng)信號(hào)感受到阻抗...

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經(jīng)典EMC輻射騷擾整改案例解析

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FPGA技術(shù)：SerDes是怎么設(shè)計(jì)的

利用源同步接口，數(shù)據(jù)的有效窗口可以提高很多。通常頻率都在1GHz以下。在實(shí)際應(yīng)用中可以見到如SPI4.2接口的時(shí)鐘可以高達(dá)DDR 700MHz x 16...

2023-03-28 標(biāo)簽：fpga 接口 adc 1803 0

什么是同步時(shí)序電路和異步時(shí)序電路，同步和異步電路的區(qū)別？

同步和異步時(shí)序電路都是使用反饋來產(chǎn)生下一代輸出的時(shí)序電路。根據(jù)這種反饋的類型，可以區(qū)分這兩種電路。時(shí)序電路的輸出取決于當(dāng)前和過去的輸入。時(shí)序電路分為同步...

2023-03-25 標(biāo)簽：異步電路時(shí)鐘信號(hào)同步時(shí)序電路 2.7萬 0

一文搞懂SPI通信協(xié)議

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2023-03-23 標(biāo)簽：通信協(xié)議 SPI 時(shí)鐘信號(hào) 2902 0

介紹FPGA設(shè)計(jì)中時(shí)序分析的一些基本概念

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2023-03-16 標(biāo)簽：FPGA設(shè)計(jì)RAM 時(shí)序分析 2222 0

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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