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可靠的數(shù)據(jù)對(duì)于RF建模非常關(guān)鍵。如果沒有可靠的數(shù)據(jù),RF建模會(huì)變得非常耗時(shí),伴隨著大量的猜測和判斷,基本上會(huì)令人非常的沮喪。今天和大家討論如何精確地測量S參數(shù)。
高壓功率器件的開關(guān)技術(shù) 功率器件的硬開關(guān)和軟開關(guān)
高壓功率器件的開關(guān)技術(shù)簡單的包括硬開關(guān)技術(shù)和軟開關(guān)技術(shù)
2023-11-24 標(biāo)簽:負(fù)載電流電機(jī)驅(qū)動(dòng)電壓電流 4.2k 0
Transmit signal quality(傳輸信號(hào)質(zhì)量)具體是指什么呢?
測量過程是基于被測TX的實(shí)際輸出信號(hào)與參考信號(hào)的比較,前者由理想的接收機(jī)接收,后者由測量設(shè)備產(chǎn)生,代表一個(gè)理想的無誤差的接收信號(hào)。
FPGA入門必備:Testbench仿真文件編寫實(shí)例詳解
在編寫完HDL代碼后,往往需要通過仿真軟件Modelsim或者Vivadao自帶的仿真功能對(duì)HDL代碼功能進(jìn)行驗(yàn)證,此時(shí)我們需要編寫Testbench文...
UVM提供了實(shí)現(xiàn) **覆蓋驅(qū)動(dòng)驗(yàn)證(coverage-driven verification ,CDV)** 的框架。 CDV結(jié)合了自動(dòng)測試向量生成,自...
2023-06-25 標(biāo)簽:IC設(shè)計(jì)UVMVerilog語言 3.7k 0
芯片驗(yàn)證中的checker和scoreboard介紹
典型的和驗(yàn)證組件相對(duì)比較獨(dú)立的checker,這些checker通常與時(shí)序相關(guān),例如檢查DUT中的狀態(tài)機(jī)是否永遠(yuǎn)不會(huì)進(jìn)入某個(gè)狀態(tài),檢查接口上的vld-r...
2023-04-26 標(biāo)簽:RTLFIFO存儲(chǔ)AMBA協(xié)議 3.6k 0
Objection是UVM框架中用來同步不同組件的相同phase,以及決定當(dāng)前測試用例什么時(shí)候結(jié)束(end-of-test)的機(jī)制,這也是用戶在拿到UV...
2023-06-09 標(biāo)簽:比較器計(jì)數(shù)器UVM 3.4k 0
一個(gè)高效的現(xiàn)代EDA仿真驗(yàn)證流程
下圖是一個(gè)典型的EDA仿真驗(yàn)證環(huán)境,其中主要的組件就是激勵(lì)生成、檢查和覆蓋率收集。
2023-04-13 標(biāo)簽:edaEDA仿真技術(shù)DUT 3.3k 0
如何處理時(shí)鐘和數(shù)據(jù)信號(hào)的傳輸差異?
為了應(yīng)對(duì)網(wǎng)絡(luò)、服務(wù)器和存儲(chǔ)速度和容量的快速提高的需求,促進(jìn)了100GbE,400Gbp和1Tbps的通信系統(tǒng)的開發(fā)。而超過30Gbps的速率接口被這些系...
2023-06-12 標(biāo)簽:PCB板發(fā)生器FIFO存儲(chǔ) 3.3k 0
認(rèn)識(shí)一下NI SWITCH模塊的組成和特點(diǎn)
許多自動(dòng)化測試應(yīng)用都需要通過部署一個(gè)開關(guān)網(wǎng)絡(luò)來實(shí)現(xiàn)儀器儀表和DUT之間的信號(hào)路由。而開關(guān)不僅可用于路由信號(hào),也是增加昂貴儀器儀表的通道數(shù)以及提高測量靈活...
怎么用emac實(shí)現(xiàn)Verilog自動(dòng)連線呢?
我們在編寫一些比較復(fù)雜的Verilog代碼時(shí),通常需要進(jìn)行大量的手動(dòng)連線工作,這種工作十分容易出錯(cuò),并且在代碼模塊的嵌套層級(jí)較多時(shí),更改里層的一個(gè)代碼
2024-01-24 標(biāo)簽:VerilogDUTUbuntu系統(tǒng) 3.2k 0
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