關(guān)于同步FIFO和異步FIFO的基礎(chǔ)知識總結(jié)

FIFO是一種先進(jìn)先出數(shù)據(jù)緩存器，它與普通存儲器的區(qū)別是沒有外部讀寫地址線，使用起來非常簡單，缺點(diǎn)是只能順序讀寫，而不能隨機(jī)讀寫。

2024-04-09 標(biāo)簽：數(shù)據(jù)傳輸EDA工具二進(jìn)制 3795 0

裸機(jī)中環(huán)形隊列與RTOS中消息隊列有何區(qū)別呢？

“環(huán)形隊列”和“消息隊列”在嵌入式領(lǐng)域有應(yīng)用非常廣泛，相信有經(jīng)驗的嵌入式軟件工程師對它們都不陌生。

2024-01-26 標(biāo)簽：嵌入式RTOSFIFO存儲 926 0

芯片跨時鐘域設(shè)計案例簡析(一）

最經(jīng)典的2DFF 1-bit同步器如下，下圖結(jié)構(gòu)通常用于單bit控制信號的異步處理

2024-01-18 標(biāo)簽：寄存器CDC同步器 1429 0

RAM的應(yīng)用-一種常見的解耦設(shè)計

在模塊劃分時，我們通常會考慮解耦合，即盡量減少模塊間的交互，讓模塊間的接口盡量簡單。

2024-01-13 標(biāo)簽：寄存器RAMFIFO存儲 806 0

FPGA設(shè)計技巧—多時鐘域和異步信號處理解決方案

有一個有趣的現(xiàn)象，眾多數(shù)字設(shè)計特別是與FPGA設(shè)計相關(guān)的教科書都特別強(qiáng)調(diào)整個設(shè)計最好采用唯一的時鐘域。

2023-12-22 標(biāo)簽：FPGA設(shè)計信號處理同步器 1974 0

全志R128平臺SPI與DBI點(diǎn)屏性能大對比

支持BIT模式，用于3Wire場景，支持可編程0~32bits幀長度（僅支持Master模式，且不支持DMA和FIFO功能）

2023-11-13 標(biāo)簽：RGBSPI接口FIFO存儲 836 0

基于FreeRTOS的STM32F103系統(tǒng)—隊列

在FreeRTOS中，隊列是實現(xiàn)任務(wù)之間同步、互斥和通信的一種重要方法（其他的實現(xiàn)方法有：任務(wù)通知、事件組、信號量、互斥量）。

2023-11-10 標(biāo)簽：FreeRTOSSTM32F103ISR 1340 0

一文解讀SCI通信的相關(guān)內(nèi)容

SCI：串行通信接口，串行通信技術(shù)的一種總稱；

2023-11-08 標(biāo)簽：串行通信上位機(jī)異步收發(fā)器 6897 0

關(guān)于另外一種設(shè)計異步FIFO的簡介

設(shè)計者為了提升FIFO的速度使用了將二進(jìn)制計數(shù)器和格雷碼計數(shù)器結(jié)合在一起的方法，從最開始用一組寄存器來進(jìn)行格雷碼到二進(jìn)制碼的轉(zhuǎn)換，二進(jìn)制碼的遞增和二進(jìn)制...

2023-10-20 標(biāo)簽：編碼器寄存器二進(jìn)制 636 0

AI芯片設(shè)計DNN加速器buffer管理策略

如前所述，數(shù)據(jù)緩存是創(chuàng)建高效DNN加速器的關(guān)鍵組件之一。因此，除了選擇適當(dāng)?shù)臄?shù)據(jù)流(控制數(shù)據(jù)緩存的位置和時間)外，DNN加速器還需要一個緩存方案

2023-10-17 標(biāo)簽：加速器緩沖器FIFO存儲 1709 0

AXI實戰(zhàn)(二)-AXI-Lite的Slave實現(xiàn)介紹

可以看到，在AXI到UART中，是通過寄存器和FIFO進(jìn)行中介的。因為從AXI總線往里看，其控制的是就是地址上所映射的寄存器。

2023-06-27 標(biāo)簽：定時器AXI總線FIFO存儲 6226 0

微控制器實時操作系統(tǒng)實踐—任務(wù)信令和通信機(jī)制

在本章中，將簡要介紹任務(wù)信號和任務(wù)間通信的核心機(jī)制。這些基元是事件驅(qū)動的并行編程的基礎(chǔ)，它是基于RTOS的應(yīng)用程序良好實現(xiàn)的基礎(chǔ)。

2023-06-15 標(biāo)簽：微控制器傳感器FreeRTOS 614 0