ARM體系結(jié)構(gòu)之內(nèi)存序與內(nèi)存屏障

本文介紹 Armv8-A 架構(gòu)的內(nèi)存序模型，并介紹 arm 的各種內(nèi)存屏障。本文還會指出一些需要明確內(nèi)存保序的場景，并指明如何使用內(nèi)存屏障以讓程序運行正確。

2023-06-15 標簽：處理器寄存器GRE 2130 0

Clock Domain Crossing跨時鐘域檢查

如今典型的SOC 芯片都功能復雜、接口豐富，在眾多復雜功能中不可能所有功能都同時工作，為了能耗，大多數(shù)SOC 芯片都會切分成多個電壓域

2023-06-28 標簽：寄存器SoC芯片RTL 2128 0

什么是同步有限狀態(tài)機？為什么要用狀態(tài)機？怎么表示狀態(tài)機？

同步：所有的狀態(tài)跳轉(zhuǎn)都是在時鐘的作用下進行

2023-07-17 標簽：FPGA設(shè)計有限狀態(tài)機狀態(tài)機 2120 0

FPGA設(shè)計技巧—多時鐘域和異步信號處理解決方案

有一個有趣的現(xiàn)象，眾多數(shù)字設(shè)計特別是與FPGA設(shè)計相關(guān)的教科書都特別強調(diào)整個設(shè)計最好采用唯一的時鐘域。

2023-12-22 標簽：FPGA設(shè)計信號處理同步器 2111 0

UART整體的仿真方法和testbench結(jié)構(gòu)講解

仿真部分結(jié)構(gòu)和設(shè)計類似，同樣有波特率、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)模型。仿真的實現(xiàn)比較靈活，不用考慮可綜合性。

2023-06-05 標簽：寄存器接收機FIFO存儲 2027 0

講解幾點關(guān)于FIFO IP核使用時的注意事項

FIFO？還是FIFO IP核？這也需要寫總結(jié)嗎？太容易了吧。如果我是一個正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當時校招時候...

2023-06-21 標簽：FPGA設(shè)計寄存器RAM 1980 0

跨時鐘域信號該如何處理呢？

跨時鐘域是如何產(chǎn)生的呢？現(xiàn)在的芯片（比如SOC，片上系統(tǒng)）集成度和復雜度越來越高，通常一顆芯片上會有許多不同的信號工作在不同的時鐘頻率下。

2023-06-27 標簽：IC設(shè)計SoC系統(tǒng)同步器 1880 0

FIFO設(shè)計—異步FIFO

異步FIFO主要由五部分組成：寫控制端、讀控制端、FIFO Memory和兩個時鐘同步端

2023-05-26 標簽：FIFO存儲時鐘域時鐘信號 1839 0

FIFO設(shè)計—同步FIFO

FIFO是異步數(shù)據(jù)傳輸時常用的存儲器，多bit數(shù)據(jù)異步傳輸時，無論是從快時鐘域到慢時鐘域，還是從慢時鐘域到快時鐘域，都可以使用FIFO處理。

2023-05-26 標簽：存儲器DRAM芯片FIFO存儲 1838 0

AI芯片設(shè)計DNN加速器buffer管理策略

如前所述，數(shù)據(jù)緩存是創(chuàng)建高效DNN加速器的關(guān)鍵組件之一。因此，除了選擇適當?shù)臄?shù)據(jù)流(控制數(shù)據(jù)緩存的位置和時間)外，DNN加速器還需要一個緩存方案

2023-10-17 標簽：加速器緩沖器FIFO存儲 1804 0

如何配置sequence的仲裁算法和優(yōu)先級？

在UVM中，多個sequence可以同時被綁定到相同的sequencer并啟動。這種測試場景在實際中是存在的，比如在模擬同一個總線master口上的不同...

2023-04-27 標簽：處理器控制器UVM 1783 0

實際底層的RAM尺寸到底是多少呢？就是32x119嗎？

在ASIC設(shè)計中，我們使用FIFO或者RAM的時候經(jīng)常會用到校驗位，例如奇偶校驗或者ECC（海明碼）校驗，當然，也有可能不使用任何校驗位。

2023-08-31 標簽：RAMASIC設(shè)計ECC 1734 0

從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡單分析

發(fā)生亞穩(wěn)態(tài)的原因是信號在傳輸?shù)倪^程中不能滿足觸發(fā)器的建立時間和保持時間。

2023-06-20 標簽：鎖存器觸發(fā)器FIFO存儲 1730 0

在valid ready協(xié)議中對ready進行timing修復打拍的方法

首先將把目標設(shè)計想象成一個黑盒子,如圖1所示，我們的目標是將READY_DOWN通過打拍的方法獲得時序優(yōu)化。

2023-06-27 標簽：寄存器AXI總線FIFO存儲 1714 0

數(shù)字IC設(shè)計中的異步FIFO簡介

在大規(guī)模ASIC設(shè)計中，**多時鐘系統(tǒng)**通常是不可避免的，這會導致不同時鐘域中的數(shù)據(jù)傳輸問題。

2023-09-20 標簽：寄存器IC設(shè)計ASIC設(shè)計 1644 0

LWIP物理接口實現(xiàn)的設(shè)計方案

LWIP（Lightweight IP）是一個輕量級的開源TCP/IP協(xié)議棧，它專為嵌入式系統(tǒng)和小型設(shè)備而設(shè)計。LWIP旨在提供TCP/IP網(wǎng)絡協(xié)議支持...

2023-07-10 標簽：以太網(wǎng)嵌入式系統(tǒng)LwIP協(xié)議 1590 0

芯片跨時鐘域設(shè)計案例簡析(一）

最經(jīng)典的2DFF 1-bit同步器如下，下圖結(jié)構(gòu)通常用于單bit控制信號的異步處理

2024-01-18 標簽：寄存器CDC同步器 1574 0

MIPI dsi TX移植注意事項-update4

MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了參數(shù)，一些參數(shù)也要做相應的調(diào)整。

2023-05-23 標簽：寄存器MIPIFIFO存儲 1568 0