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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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可編程輸入/ 輸出單元簡(jiǎn)稱(chēng)I/O 單元,是芯片與外界電路的接口部分,完成不同電氣特性下對(duì)輸入/ 輸出信號(hào)的驅(qū)動(dòng)與匹配要求,其示意結(jié)構(gòu)如圖2-4 所示。F...
Verilog HDL是一種硬件描述語(yǔ)言,用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整...
2017-02-11 標(biāo)簽:FPGAVerilog HDL 1367 0
FPGA基本知識(shí)與發(fā)展趨勢(shì)(part2)
由于基于LUT 的FPGA 具有很高的集成度,其器件密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等,可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能,所以適用于高速、高密度的高...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(10)
串行Flash的特點(diǎn)是占用管腳比較少,作為系統(tǒng)的數(shù)據(jù)存貯非常合適,一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同...
Xlinx FPGA的DSP設(shè)計(jì)工具和設(shè)計(jì)流程
因?yàn)槭稚嫌幸粔KXilinx的Spartan--3E開(kāi)發(fā)板,前些日子陸陸續(xù)續(xù)學(xué)習(xí)了ISE的一般工程開(kāi)發(fā),熟悉了Xilinx ISE 10.x的軟件操作和開(kāi)...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(9)
FPGA配置方式靈活多樣,根據(jù)芯片是否能夠自己主動(dòng)加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(8)
FPGA 設(shè)計(jì)的時(shí)序性能是由物理器件、用戶代碼設(shè)計(jì)以及EDA 軟件共同決定的,忽略了任何一方面的因素,都會(huì)對(duì)時(shí)序性能有很大的影響。本節(jié)主要給出大規(guī)模設(shè)計(jì)...
這里提到的局部重配置技術(shù)(Partial Reconfiguration) 是現(xiàn)場(chǎng)可編程門(mén)陣列(呵呵,就是FPGA了) 器件中的一部分。指的是在FPGA...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(6)
時(shí)序性能是FPGA 設(shè)計(jì)最重要的指標(biāo)之一。造成時(shí)序性能差的根本原因有很多,但其直接原因可分為三類(lèi):布局較差、邏輯級(jí)數(shù)過(guò)多以及信號(hào)扇出過(guò)高。
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(7)
通常我們會(huì)為工程添加UCF 約束指定時(shí)序要求和管腳約束。但是UCF 約束是給MAP,PAR 等實(shí)現(xiàn)使用的,綜合工具XST 并不能感知系統(tǒng)的時(shí)序要求。而為...
利用FPGA的自身特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器
本文主要介紹利用FPGA的自身的特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器,在Virtex-II Pro開(kāi)發(fā)板上用ChipScope觀察隨機(jī)數(shù)序列,以及在PCIe4Base(...
2017-02-11 標(biāo)簽:fpga 1.4萬(wàn) 0
談?wù)勅绾卫肍PGA開(kāi)發(fā)板進(jìn)行ASIC原型開(kāi)發(fā)
ASIC設(shè)計(jì)在尺寸和復(fù)雜性上不斷增加,現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計(jì)中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(5)
一般來(lái)講,添加約束的原則為先附加全局約束,再補(bǔ)充局部約束,而且局部約束比較寬松。其目的是在可能的地方盡量放松約束,提高布線成功概率,減少I(mǎi)SE 布局布線...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(4)
在代碼編寫(xiě)完畢后,需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE 提供了兩種測(cè)試平臺(tái)的建立方法,一種是使用HDL Bencher 的圖形化波形...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(3)
所謂綜合,就是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表),并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化...
在調(diào)試FPGA電路時(shí)要遵循必須的原則和技巧,才能降低調(diào)試時(shí)間,防止誤操作損壞電路。通常情況下,能夠參考以下步驟執(zhí)行 FPGA硬件系統(tǒng)的調(diào)試。
2017-02-11 標(biāo)簽:FPGA 855 0
因?yàn)閂erilog是一種硬件描述語(yǔ)言,所以在寫(xiě)Verilog語(yǔ)言時(shí),首先要有所要寫(xiě)的module在硬件上如何實(shí)現(xiàn)的概念,而不是去想編譯器如何去解釋這個(gè)m...
學(xué)好FPGA應(yīng)該要具備的知識(shí)
閱讀本文的人群:熟悉數(shù)字電路基本知識(shí)(如加法器、計(jì)數(shù)器、RAM等),熟悉基本的同步電路設(shè)計(jì)方法,熟悉HDL語(yǔ)言,對(duì)FPGA的結(jié)構(gòu)有所了解,對(duì)FPGA設(shè)計(jì)...
解密業(yè)界首款16nm產(chǎn)品核心技術(shù)
以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ),賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 M...
FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧(13)
基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一,本章首先給出IP的定義,然后以FFT IP核為例,介紹賽靈思IP核的應(yīng)用。
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