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引言隨著集成電路設(shè)計(jì)復(fù)雜度的不斷提升，硬件仿真系統(tǒng)在現(xiàn)代芯片設(shè)計(jì)流程中扮演著越來(lái)越重要的角色?；贔PGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的商用硬件仿真系統(tǒng)因其靈活...

2025-03-31 標(biāo)簽：集成電路硬件 HDL 816 0

一文詳解Verilog HDL

Verilog HDL（Hardware Description Language）是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)...

2025-03-17 標(biāo)簽：FPGA 寄存器 Verilog 2246 0

FPGA基礎(chǔ)知識(shí)及設(shè)計(jì)和執(zhí)行FPGA應(yīng)用所需的工具

本文將首先介紹FPGA的基礎(chǔ)知識(shí)，包括FPGA的工作原理以及為什么要使用FPGA等，然后討論設(shè)計(jì)和執(zhí)行FPGA應(yīng)用所需的工具。

2024-11-11 標(biāo)簽：FPGA HDL 現(xiàn)場(chǎng)可編程門(mén)陣列 1749 0

編寫(xiě)高效Testbench的指南和示例

Testbench是驗(yàn)證HDL設(shè)計(jì)的主要手段，本文提供了布局和構(gòu)建高效Testbench的指南以及示例。另外，本文還提供了一種示例，可以為任何設(shè)計(jì)開(kāi)發(fā)自...

2024-10-29 標(biāo)簽：FPGA 硬件 HDL 1700 0

Verilog HDL的基礎(chǔ)知識(shí)

本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識(shí)，重點(diǎn)介紹賦值語(yǔ)句、阻塞與非阻塞、循環(huán)語(yǔ)句、同步與異步、函數(shù)與任務(wù)語(yǔ)法知識(shí)。

2024-10-24 標(biāo)簽：仿真 Verilog HDL 1136 0

FPGA入門(mén)必備：Testbench仿真文件編寫(xiě)實(shí)例詳解

在編寫(xiě)完HDL代碼后，往往需要通過(guò)仿真軟件Modelsim或者Vivadao自帶的仿真功能對(duì)HDL代碼功能進(jìn)行驗(yàn)證，此時(shí)我們需要編寫(xiě)Testbench文...

2024-04-29 標(biāo)簽：FPGA HDL DUT 2939 0

專(zhuān)用集成電路設(shè)計(jì)流程是什么專(zhuān)用集成電路的特點(diǎn)有哪些

專(zhuān)用集成電路設(shè)計(jì)流程是指通過(guò)設(shè)計(jì)和制造一種特定功能的芯片，以滿(mǎn)足特定應(yīng)用場(chǎng)景的要求。專(zhuān)用集成電路（Application Specific Integr...

2024-05-04 標(biāo)簽：芯片硬件 HDL 2205 0

FPGA 原型設(shè)計(jì)開(kāi)發(fā)復(fù)雜性策略

FPGA 被封裝在更大的封裝中，從而提供了更多的 I/O。"然而，I/O 的增加并不像邏輯資源那樣引人注目。

2024-04-11 標(biāo)簽：FPGA asic soc 481 0

fpga三種編程語(yǔ)言

FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的編程涉及到三種主要的硬件描述語(yǔ)言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標(biāo)簽：FPGA Verilog HDL 1617 0

如何寫(xiě)出時(shí)序最優(yōu)的HDL代碼？如何寫(xiě)出時(shí)序裕量足夠的代碼？

你想寫(xiě)出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA 濾波器比較器 1286 0

FPGA系統(tǒng)規(guī)劃的簡(jiǎn)化流程

數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計(jì)中一個(gè)常見(jiàn)問(wèn)題。很多設(shè)計(jì)工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問(wèn)題。

2024-02-21 標(biāo)簽：fpga cpld 寄存器 822 0

自動(dòng)化構(gòu)建環(huán)境在FPGA設(shè)計(jì)中的應(yīng)用

為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化（如用于持續(xù)集成 (CI)），并確保在開(kāi)發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計(jì)結(jié)果，Missing Link Elec...

2024-02-20 標(biāo)簽：fpga HDL TCL 660 0

芯片開(kāi)發(fā)的驗(yàn)證調(diào)試工具為何需要一場(chǎng)革命呢？

驗(yàn)證調(diào)試是辛苦活兒。除錯(cuò)（debug）要先找出錯(cuò)誤，但錯(cuò)誤通常只在特定場(chǎng)景下才能復(fù)現(xiàn)，當(dāng)工藝演進(jìn)到5納米及以下，超大芯片集成度動(dòng)輒超過(guò)百億晶體管時(shí)，遍歷...

2024-01-09 標(biāo)簽：處理器 eda 晶體管 822 0

如何用RTL原語(yǔ)實(shí)現(xiàn)MUX門(mén)級(jí)映射呢？

對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來(lái)對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標(biāo)簽：HDL RTL Mux 2057 0

在SpinalHDL里在頂層一鍵優(yōu)化Stream/Flow代碼生成

? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload，fragment。難看的代碼 ? ????來(lái)看一段代...

2023-12-14 標(biāo)簽：HDL RTL 代碼 1001 0

怎么使用DMA在FPGA中的HDL和嵌入式C之間傳輸數(shù)據(jù)？

鑒于機(jī)器學(xué)習(xí)和人工智能等應(yīng)用的 FPGA 設(shè)計(jì)中硬件加速的興起，現(xiàn)在是剝開(kāi)幾層“云霧”并討論 HDL 之間來(lái)回傳遞數(shù)據(jù)（主要指FPGA 的可編程邏輯 (...

2023-11-27 標(biāo)簽：fpga 嵌入式 HDL 2118 0

淺談Verilog HDL代碼編寫(xiě)風(fēng)格

消失了好久，沒(méi)有寫(xiě)文章，也沒(méi)有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫(xiě)點(diǎn)東西，記錄下來(lái)。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1071 0

講解MATLAB/Simulink HDL使用入門(mén)

我們將使用實(shí)例講解MATLAB / Simulink HDL 使用入門(mén)。

2023-11-06 標(biāo)簽：led matlab HDL 1871 0

考慮x和z在verilog條件語(yǔ)句中的使用情況

首先，考慮x和z在verilog條件語(yǔ)句中的使用情況，然后我們?cè)倏紤]在verilog中用x和z給其他reg/wire賦值的情況。

2023-11-02 標(biāo)簽：仿真器 Verilog HDL 2343 0

SystemVerilog在硬件設(shè)計(jì)部分有哪些優(yōu)勢(shì)

談到SystemVerilog，很多工程師都認(rèn)為SystemVerilog僅僅是一門(mén)驗(yàn)證語(yǔ)言，事實(shí)上不只如此。傳統(tǒng)的Verilog和VHDL被稱(chēng)為HDL...

2023-10-19 標(biāo)簽：Verilog System HDL 1768 0

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