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標(biāo)簽 > ip核
IP就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思,在EDA技術(shù)開發(fā)中具有十分重要的地位。美國(guó)著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊”。
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FPGA學(xué)習(xí)筆記:RAM IP核的使用方法
我們知道除了只讀存儲(chǔ)器外還有隨機(jī)存取存儲(chǔ)器,這一篇將介紹另一種 存儲(chǔ)類IP核 ——RAM的使用方法。RAM是 隨機(jī)存取存儲(chǔ)器 (Random Acces...
系統(tǒng)設(shè)計(jì)工程師不可不知的DRAM控制器核心結(jié)論
電子發(fā)燒友網(wǎng)核心提示: DRAM控制器藏在您的系統(tǒng)核心芯片系統(tǒng)(SoC)中,可能有兩個(gè),甚至是四個(gè)。有一些精心制作的邏輯小模塊,用于連接SoC內(nèi)部和外部...
本文將從Leon2的結(jié)構(gòu)、技術(shù)特點(diǎn)、軟硬件的開發(fā)過(guò)程和應(yīng)用實(shí)例等四個(gè)方面進(jìn)行介紹。在技術(shù)特點(diǎn)中,主要介紹了它所遵循的SPARCV8規(guī)范、采用的AMBH2...
基于Avalon總線SHT11溫濕度傳感器自定義IP核的開發(fā)流程
本文介紹了基于Avalon總線SHT11溫濕度傳感器自定義IP核的開發(fā)流程,利用有限狀態(tài)機(jī)設(shè)計(jì)了驅(qū)動(dòng)硬件邏輯,并且基于NiosII嵌入式處理器構(gòu)建了一個(gè)...
基于Altera浮點(diǎn)IP核的浮點(diǎn)矩陣相乘運(yùn)算的實(shí)現(xiàn)和改進(jìn)設(shè)計(jì)
嵌入式計(jì)算作為新一代計(jì)算系統(tǒng)的高效運(yùn)行方式,應(yīng)用于多個(gè)高性能領(lǐng)域,如陣列信號(hào)處理、核武器模擬、計(jì)算流體動(dòng)力學(xué)等。在這些科學(xué)計(jì)算中,需要大量的浮點(diǎn)矩陣運(yùn)算...
在FPGA中利用CORDIC算法IP核實(shí)現(xiàn)三角函數(shù)關(guān)系的轉(zhuǎn)換
在FPGA硬件實(shí)現(xiàn)CORDIC的邏輯其實(shí)是很簡(jiǎn)單的,就是設(shè)置好輸入輸出的位寬,然后建立好對(duì)應(yīng)的精度表,通過(guò)旋轉(zhuǎn)加得到運(yùn)算結(jié)果。
如何實(shí)現(xiàn)PCIE的發(fā)送和接收數(shù)據(jù)
本工程的目的是在XC7K325tffg的平臺(tái)上實(shí)現(xiàn)pcie的數(shù)據(jù)發(fā)送和接收,速率8通道2.5GB/s,首先看下本工程的PCIE部分的結(jié)構(gòu)。
2022-04-21 標(biāo)簽:PCIeIP核接收數(shù)據(jù) 4371 0
傳統(tǒng)IP核心網(wǎng)絡(luò)必須演進(jìn),以適應(yīng)容量需求 流量增長(zhǎng),100/400G技術(shù)以及設(shè)備淘汰,共同驅(qū)動(dòng)著IP核心演進(jìn) 提供詳細(xì)的方法幫助運(yùn)營(yíng)商評(píng)估各種轉(zhuǎn)型方案 ...
從Multicore到Many-Core:體系結(jié)構(gòu)和經(jīng)驗(yàn)
您可能已經(jīng)習(xí)慣了芯片系統(tǒng)(SoC)的multicore處理器這一概念,而現(xiàn)實(shí)卻總是在不斷變化。8月份舉行的Hot Chips大會(huì)研討中,已經(jīng)清楚的表明m...
ZedBoard學(xué)習(xí)手記(二) 開發(fā)自定義AXI總線外設(shè)IP核
想要發(fā)揮ZYNQ芯片的特長(zhǎng),讓整個(gè)系統(tǒng)協(xié)同工作起來(lái),就需要將PS與PL兩部分結(jié)合在一起,在Cortex-A9核和FPGA邏輯資源之間建立通信的通道,這條...
基于SOPC的MVB收發(fā)控制器IP核實(shí)現(xiàn)MVB網(wǎng)卡的設(shè)計(jì)
本設(shè)計(jì)正是基于SOPC的思想,開發(fā)實(shí)現(xiàn)自主知識(shí)產(chǎn)權(quán)的MVB收發(fā)控制器IP核,借助于QuartersII開發(fā)工具,集成至Altera FPGA器件內(nèi)部,構(gòu)...
千兆以太網(wǎng)的IP核接口和萬(wàn)兆以太網(wǎng)IP核接口
對(duì)于IP核輸出數(shù)據(jù)的解析最好的工具就是其自帶的仿真文件,里面既將接收的數(shù)據(jù)進(jìn)行了解析,又將發(fā)送給IP核的數(shù)據(jù)進(jìn)行了封裝,這對(duì)于了解數(shù)據(jù)結(jié)構(gòu)和協(xié)議是十分有...
FPGA之軟核演練篇:內(nèi)置IP核之Interval Timer的應(yīng)用實(shí)戰(zhàn)講解
軟核演練篇包含了哪些內(nèi)容:該篇以什么是軟核、什么是Qsys、如何構(gòu)建一個(gè)Qsys系統(tǒng)為切入點(diǎn),在該基礎(chǔ)上進(jìn)一步介紹了Nios II處理器的體系結(jié)構(gòu)、Qs...
如何設(shè)計(jì)適用于嵌入式系統(tǒng)的加密IP核?
隨著計(jì)算機(jī)技術(shù)、微電子技術(shù)的不斷融合,嵌入式系統(tǒng)應(yīng)用得到了迅猛發(fā)展。近年來(lái)嵌入式技術(shù)廣泛用于解決保密信息的傳輸、存儲(chǔ)和管理方面的問(wèn)題。
在編碼電路中實(shí)現(xiàn)RS碼編碼器IP核的應(yīng)用設(shè)計(jì)
數(shù)字信號(hào)在傳輸過(guò)程中可能受到各種干擾及信道傳輸特性不理想的影響而使信號(hào)發(fā)生錯(cuò)誤, 從而接收到錯(cuò)誤的信息。為了實(shí)現(xiàn)數(shù)字系統(tǒng)在傳輸過(guò)程中的可靠性, 幾乎所有...
課程6:Quartus II使用簡(jiǎn)介與第一個(gè)工程實(shí)例
Quartus II支持Altera的IP核,包含了LPM/MegaFunction宏功能模塊庫(kù),使用戶可以充分利用成熟的模塊,簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快...
2019-12-23 標(biāo)簽:alteraip核quartus ii 4030 0
本文介紹一個(gè)FPGA 開源項(xiàng)目:Micro Blaze最小系統(tǒng)。MicroBlaze是Xilinx提供的一個(gè)軟核IP,該軟核是由FPGA片內(nèi)邏輯資源組成...
2023-09-01 標(biāo)簽:fpgaXilinxMicroBlaze 4004 0
RapidIO標(biāo)準(zhǔn)分為三層:邏輯,傳輸和物理。
賽靈思軟件通過(guò)調(diào)整編譯參數(shù)以及運(yùn)行并行編譯來(lái)優(yōu)化FPGA時(shí)序性能
萬(wàn)幸的是,當(dāng)今FPGA工具(比如Xilinx的 Vivado)都有很多開關(guān)和設(shè)置選項(xiàng)來(lái)幫助時(shí)序收斂。InTime的方法,就是通過(guò)調(diào)整FPGA工具的編譯過(guò)...
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