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      pcie

      pcie

      +關(guān)注16人關(guān)注

      PCI-Express（peripheral component interconnect express）是一種高速串行計算機擴展總線標(biāo)準(zhǔn)，它原來的名稱為“3GIO”，是由英特爾在2001年提出的，旨在替代舊的PCI，PCI-X和AGP總線標(biāo)準(zhǔn)。

      文章：1128個 瀏覽：85080次 帖子：309個

      pcie技術(shù)

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      PCIe鏈路的最大寬度為×32，但是在實際應(yīng)用中，×32的鏈路寬度極少使用。在一個處理器系統(tǒng)中，一般提供×16的PCIe插槽，并使用PETp0~15、P...

      2018-08-21 標(biāo)簽：連接器總線PCIE 1.5萬 0

      PCIe掃盲—PCIe錯誤檢測機制的詳細資料概述

      PCIe總線錯誤檢測囊括了鏈路（Link）上的錯誤以及包傳遞過程中的錯誤，如下圖所示。用戶設(shè)計的應(yīng)用程序?qū)又械腻e誤不屬于鏈路傳輸中的錯誤，不應(yīng)當(dāng)通過PC...

      2018-08-18 標(biāo)簽：CRCLinkPCIe 1.6萬 0

      PCIe總線的錯誤報告機制中四個比較重要的概念

      錯誤報告（Error Reporting）：通知系統(tǒng)某個（或多個）錯誤發(fā)生了。在PCIe總線中，發(fā)生錯誤的設(shè)備會通過錯誤消息（Error Messag...

      2018-08-17 標(biāo)簽：寄存器總線PCIe 7140 0

      那為什么SSD要用PCIe接口？

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      和PCIe一樣，SATA也有獨立的發(fā)送和接收通道，但與PCIe工作模式不一樣：同一時間，只有一條道可以進行數(shù)據(jù)傳輸，也就是說，你在一條道上發(fā)送數(shù)據(jù)，另外...

      2018-06-25 標(biāo)簽：接口SSDPCIe 1.2萬 0

      基于FPGA的PCIe設(shè)備如何才能滿足PCIe設(shè)備的啟動時間的要求？

      基于FPGA的PCIe設(shè)備如何才能滿足PCIe設(shè)備的啟動時間的要求？

      根據(jù)PCIe的協(xié)議，當(dāng)設(shè)備啟動后，PCIe設(shè)備必須滿足啟動時間的要求，即上電后100ms內(nèi)，完成PCIe設(shè)備的初始化。如果不能滿足PCIe設(shè)備啟動時間的...

      2018-06-19 標(biāo)簽：fpgapcie可編程邏輯 8718 0

      PCIe SSD推出了新的硬件形式：SFF-8639，又稱U.2

      目前有很多服務(wù)器廠商都發(fā)布了有很多U.2 SSD盤位的服務(wù)器，有的是少數(shù)U.2 SSD和多數(shù)SATA HDD混合，有的甚至是24個純U.2 SSD盤位。...

      2018-06-14 標(biāo)簽：服務(wù)器SSDPCIe 2.0萬 0

      泰克最新PCI Express，創(chuàng)新功能介紹

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      PCI Express從問世到今天已經(jīng)走過十個年頭，從第一代2.5GT/S到今天的第三代系統(tǒng)，速率已經(jīng)高達8GT/s，而第四代芯片也已經(jīng)進入開發(fā)階段，速...

      2018-06-25 標(biāo)簽：tektronixpcie 4020 0

      物理層電氣部分基礎(chǔ)

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      需要注意的是，PCIe總線采用的是嵌入式時鐘，即只有數(shù)據(jù)Lane，并沒有時鐘Lane（具體在前面的文章中已經(jīng)詳細地介紹過了）。也就是說，以Gen1為例，...

      2018-06-09 標(biāo)簽：芯片PCIe物理層 5044 0

      對LTSSM進行了簡單的介紹

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      這是鏈路（Link）的正常狀態(tài)（Normal and Full-Active State），所有的TLP、DLLP和Ordered Sets都可以被正常...

      2018-06-08 標(biāo)簽：PCIe鏈路功耗管理 1.5萬 0

      PCIe中的信號補償技術(shù)——De-emphasis

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      此時，還存在另一個問題，由于壓擺率的特性，如果系統(tǒng)中出現(xiàn)幾個連續(xù)的1（或者0），而接下來的信號為0（或者1）時，信號的電壓可能達不到要求，如下圖所示。這...

      2018-06-06 標(biāo)簽：信號PCIe物理層 2.0萬 0

      PCIe SSD推動全新閃存時代到來

      一個明顯趨勢是能耗的總量和增速都在快速變化，很多地方政府本著發(fā)展地方經(jīng)濟和產(chǎn)業(yè)轉(zhuǎn)型的目標(biāo)，還是較為積極的發(fā)展和支持云計算與數(shù)據(jù)中心產(chǎn)業(yè)，比如內(nèi)蒙古、重慶...

      2018-06-05 標(biāo)簽：SSDPCIe 3039 0

      PCIe總線中的鏈路初始化與訓(xùn)練

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      前面的文章中介紹過，PCIe收發(fā)的都是差分信號，有的時候Link兩端的設(shè)備的對應(yīng)信號的極性可能是相反的。因此，PCIe Spec允許在鏈路訓(xùn)練與初始化的...

      2018-06-05 標(biāo)簽：嵌入式總線PCIe 1.1萬 0

      聊一聊接收端物理層邏輯子層的實現(xiàn)細節(jié)

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      如果鏈路（Link）處于低功耗狀態(tài)（比如L0s或者L1）時，接收端此時會失去同步（即Losing Bit Lock）。為了避免物理層認為這是一個錯誤（異...

      2018-06-03 標(biāo)簽：PCIe物理層 4056 0

      物理層邏輯知識，關(guān)于擾碼器需要遵循的規(guī)則

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      前面的文章中提到過Ordered Sets，其主要用于鏈路訓(xùn)練等。每一個Ordered Set都是按照DW對齊的（即四個字節(jié)），且Ordered Set...

      2018-06-01 標(biāo)簽：PCIe物理層 6423 0

      PCIe物理層實現(xiàn)了一對收發(fā)差分對，可以實現(xiàn)全雙工的通信方式

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      如上圖所示，PCIe物理層實現(xiàn)了一對收發(fā)差分對，因此可以實現(xiàn)全雙工的通信方式。需要注意的是，PCIe Spec只是規(guī)定了物理層需要實現(xiàn)的功能、性能與參數(shù)...

      2018-05-31 標(biāo)簽：全雙工PCIe物理層 1.4萬 0

      Ack/Nak機制詳細介紹

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      Ack/Nak是一種由硬件實現(xiàn)的，完全自動的機制，目的是保證TLP有效可靠地傳輸。Ack DLLP用于確認TLP被成功接收，Nak DLLP則用于表明T...

      2018-05-29 標(biāo)簽：AckPCIeNak 1.6萬 0

      PCIe總線實現(xiàn)了一種叫做Quality of Service（QoS）的機制

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      PCIe驅(qū)動程序（配置軟件）通過修改VC資源控制寄存器（VC Resource Control Register）中的TC/VC Map位來實現(xiàn)TC/V...

      2018-05-25 標(biāo)簽：寄存器總線PCIe 1.0萬 0

      如何加速海量數(shù)據(jù)和信息的收集和匯聚？

      大數(shù)據(jù)和云計算時代背景下，數(shù)據(jù)中心和骨干網(wǎng)支撐著海量數(shù)據(jù)的計算和交互。而海量的數(shù)據(jù)則源自于無數(shù)的手機和終端個體，如何加速海量數(shù)據(jù)和信息的收集和匯聚？

      2018-05-24 標(biāo)簽：HDMIPCIE 7756 0

      Flow Control機制可以顯著地提高總線的傳輸效率

      Flow Control機制可以顯著地提高總線的傳輸效率

      PCIe Spec規(guī)定，PCIe設(shè)備的每一個端口（Ports）都必須支持Flow Control機制，在發(fā)送TLP之前，F(xiàn)low Control必須先檢...

      2018-05-24 標(biāo)簽：總線PCIe 7455 0

      PCIe總線必須要先完成Flow Control初始化

      PCIe總線必須要先完成Flow Control初始化

      由于VC0是默認使能的，所以當(dāng)Flow Control初始化開始時，其會被自動的初始化。其他的Virtual Channel是可選的，只有當(dāng)被配置為使能...

      2018-05-24 標(biāo)簽：總線PCIe數(shù)據(jù)鏈路層 8284 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
      • 靜電防護
        靜電防護
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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        +關(guān)注
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        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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        +關(guān)注
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        +關(guān)注
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        +關(guān)注
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        +關(guān)注
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        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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        Kintex-7
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      蔡雨軒 jf_96974572 jf_35641219 jf_99507781 張磊天下行 Bert2026 cy9934678 justxy shanglangfeng askesr dadongfang yjh1228

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