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pll技術

用于高頻接收器和發(fā)射器的鎖相環(huán)—第二部分

在第二部分中，我們將側重于詳細考察與PLL相關的兩個關鍵技術規(guī)格：相位噪聲和參考雜散。導致相位噪聲和參考雜散的原因是什么，如何將其影響降至最低？討論...

2023-06-17 標簽：接收器 pll VCO 2.2k 0

用于高頻接收器和發(fā)射器的鎖相環(huán)—第一部分

第一部分將重點介紹有關PLL的基本概念，同時描述基本PLL 架構和工作原理，另外，我們還將舉例說明PLL在通信系統(tǒng) 中的用途。最后，我們將展示一種運用A...

2023-06-17 標簽：振蕩器接收器 pll 2.1k 0

提供顯著跳頻(FH)優(yōu)勢的下一代軟件定義無線電(SDR)收發(fā)器

本文深入探討了跳頻(FH)的概念，以及如何通過靈活設計 ADRV9002?SDR 收發(fā)器的鎖相環(huán)(PLL)架構來實現(xiàn)四大跳頻特性。這些特性可為用戶提供強...

2023-06-15 標簽：收發(fā)器 pll DPD 2.9k 0

在16通道演示器中驗證的經(jīng)驗型多通道相位噪聲模型

相位噪聲是衡量所有RF系統(tǒng)設計的一個重要的性能指標。在相控陣這類大型多通道RF系統(tǒng)中，通道之間彼此關聯(lián)，其目標之一就是利用分布式接收器和發(fā)射器的關聯(lián)組合...

2023-06-15 標簽：振蕩器 pll RF 1.2k 0

使用具有射頻鎖相環(huán)相位同步特性的SDR簡化天線校準

本文著重介紹ADI公司的軟件定義無線電(SDR)中的射頻(RF)鎖相環(huán)(PLL)相位同步特性。這個功能有助于降低天線校準的復雜性，特別是對于采用大型天線...

2023-06-14 標簽：射頻 pll 無線電 2.7k 0

位到波束：5G毫米波無線電射頻技術演進

本文分為三大主題。在第一部分，我們將討論毫米波通信的一些主要用例，為接下來的分析做鋪墊。在第二和第三部分，我們將深入研究毫米波基站系統(tǒng)的架構和技術。在第...

2023-06-14 標簽：pll 無線電毫米波 1.7k 0

XILINX FPGA IP之MMCM PLL DRP時鐘動態(tài)重配詳解

上文XILINX FPGA IP之Clocking Wizard詳解說到時鐘IP的支持動態(tài)重配的，本節(jié)介紹通過DRP進行MMCM PLL的重新配置。

2023-06-12 標簽：fpga 寄存器 Xilinx 1.7萬 0

FPGA時序約束之衍生時鐘約束和時鐘分組約束

在FPGA設計中，時序約束對于電路性能和可靠性非常重要。在上一篇的文章中，已經(jīng)詳細介紹了FPGA時序約束的主時鐘約束。

2023-06-12 標簽：fpga FPGA設計 pll 4.4k 0

淺談STM32單片機的時鐘系統(tǒng)

　　今天來總結一下stm32單片機的時鐘系統(tǒng)，也就是時鐘樹的相關知識點。單片機正常工作的三要素是電源、時鐘、復位電路。由此可以說，時鐘的正常工作是單片機...

2023-06-12 標簽：單片機 STM32 pll 2.6k 0

MAX2395鎖相環(huán)(PLL)在鑒相頻率為80kHz時的性能

針對WCDMA/UMTS系統(tǒng)，該應用筆記介紹了在鑒相頻率為80kHz時，使用MAX2395的一個優(yōu)化的環(huán)路濾波器設計。參考頻率是13MHz或26MHz，...

2023-06-09 標簽：濾波器 pll RF 2.8k 0

RA6 MCU設計之時鐘電路

復位后，RA6 MCU開始以中速片上振蕩器 (MOCO) 作為主時鐘源運行。復位時，默認情況下主振蕩器和PLL處于關閉狀態(tài)。HOCO和IWDT可能處于打...

2023-06-09 標簽：mcu arm 振蕩器 749 0

時鐘抖動的幾種類型

先來聊一聊什么是時鐘抖動。時鐘抖動實際上是相比于理想時鐘的時鐘邊沿位置，實際時鐘的時鐘邊沿的偏差，偏差越大，抖動越大。實際上，時鐘源例如PLL是無法產(chǎn)生...

2023-06-09 標簽：pll 信號時鐘抖動 3.2k 0

MAX2310 VCO槽路設計

本應用筆記介紹了壓控振蕩器(VCO)的槽路設計方法，并給出了常用的中頻(IF) 85MHz、190MHz、210MHz壓控振蕩器的設計實例。這些設計減少...

2023-06-08 標簽：振蕩器 PLL VCO 1.9k 0

為什么串行接口速率比并行接口快？

以PCIE和SATA為例，時鐘信息通過8b/10b編碼已經(jīng)集成在數(shù)據(jù)流里面，數(shù)據(jù)本身經(jīng)過加擾，不可能有多于5個0或者5個1的長串（利于時鐘恢復），也不存...

2023-06-06 標簽：數(shù)據(jù)pll 編碼 2.6k 0

鎖相環(huán)(PLL)電路設計及仿真分析

本文以SoC中的PLL為例，對PLL電路進行設計和仿真。

2023-06-02 標簽：鎖相環(huán)電路設計 soc 1.2萬 0

鎖相環(huán)(PLL)建模及仿真分析

behavior model，即建立行為級模型。主要采用matlab、veriloga等工具，對設計進行行為級建模。

2023-06-02 標簽：matlab 鎖相環(huán)pll 1.2萬 0

鎖相環(huán)(PLL)規(guī)格及架構研究

鎖相環(huán)（PLL），作為Analog基礎IP、混合信號IP、數(shù)字系統(tǒng)必備IP，廣泛存在于各類電子產(chǎn)品中。

2023-06-02 標簽：鎖相環(huán)混合信號 soc 9.3k 0

ADALM2000實驗：鎖相環(huán)

本實驗活動介紹鎖相環(huán)(PLL)。PLL電路有一些重要的應用，例如信號調制/解調（主要是頻率和相位調制）、同步、時鐘和數(shù)據(jù)恢復，以及倍頻和頻率合成。在這項...

2023-05-29 標簽：振蕩器分頻器 pll 1.4k 0

模擬集成電路測試方法

模擬集成電路包括運算放大器、濾波器、電源管理電路、模擬開關、PLL、射頻前端等，其典型參數(shù)包括泄漏電流、基準電壓、阻抗、增益、靈敏度、紋波抑制、頻率或相...

2023-05-29 標簽：集成電路濾波器運算放大器 2.6k 0

Verilog邊碼邊學Lesson：圖像采集與顯示設計之PLL配置與例化

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時脈訊號，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術。許多電子設...

2023-05-29 標簽：傳感器圖像采集 pll 1.4k 0

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