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verilog語言技術

Verilog中跨模塊調用的兩種不同方式的優(yōu)缺點討論

在TB當中，直接對DUT(Design under Test)的信號進行讀寫是很常見的操作。

2023-06-20 標簽：計數(shù)器 Verilog語言 DUT 1594 0

簡易FM信號調制的FPGA實現(xiàn)過程講解

AM是幅度調制，因此只需要將基帶信號與載波信號相乘；FM是頻率調制，以頻率的變化來表示基帶信號。

2023-06-20 標簽：fpga DDS 乘法器 2465 0

三段式狀態(tài)機編寫問題及三段式狀態(tài)機各部分功能分析

在 Verilog的江湖里，流傳著一段，兩段，三段式狀態(tài)機的傳說。它們各有優(yōu)劣，本文就書寫三段式狀態(tài)機的錯誤原因進行探尋。

2023-06-20 標簽：鎖存器時序邏輯電路狀態(tài)機 4993 0

FPGA在線調試信號被優(yōu)化原因分析及防止優(yōu)化方法總結

而我們常常會使用代碼中的信號名來抓取信號，后期布局布線階段，無法找到對應的電路信號，可能會導致無法抓取信號或者布局布線失敗。

2023-06-20 標簽：fpga 計數(shù)器狀態(tài)機 2784 0

為什么要同時存在m_sequencer和p_sequencer他們兩個？

在構建復雜的sequence序列的時候，我們經(jīng)常會用到m_sequencer和p_sequencer，并且在很多資料中都提到兩者實際指向的是同一個對象，...

2023-06-19 標簽：UVM Verilog語言 2316 0

優(yōu)秀的Verilog/FPGA開源項目-MATH庫介紹

數(shù)字信號處理（ Digital Signal Processing)技術廣泛地應用于通信與信息系統(tǒng)、信號與信息處理、自動控制、雷達、軍事、航空航天、醫(yī)...

2023-06-19 標簽：dsp fpga 數(shù)字信號處理器 1767 0

Verilog基本語法之數(shù)據(jù)類型

數(shù)據(jù)類型是用來表示數(shù)字電路中的數(shù)據(jù)存儲和傳送單元

2023-06-18 標簽：寄存器 ROM RAM 3578 0

m序列的verilog實現(xiàn)以及使能信號解決跨時終域問題

根據(jù)《通信原理》一書可知，m序列是最長線性反饋移位寄存器的簡稱，它產(chǎn)生的偽隨機序列的周期與其反饋移存器級數(shù)有關;

2023-06-16 標簽：FPGA設計移位寄存器 BPSK 3052 0

Verilog實現(xiàn)講解

寫verilog第一步肯定需要將輸入輸出端口，常量等信息補齊全；

2023-06-16 標簽：寄存器 VCS 狀態(tài)機 807 0

配置芯片寄存器的SPI通信協(xié)議的verilog實現(xiàn)

最近正在調試一個芯片的評估板，其中配置寄存器使用的是SPI通信協(xié)議。其實很多芯片寄存器的配置都用到了SPI通信協(xié)議，我們今天就需要實現(xiàn)這個SPI通信協(xié)議。

2023-06-16 標簽：寄存器狀態(tài)機 SPI通信 2427 0

Systemverilog中的Driving Strength講解

在systemverilog中，net用于對電路中連線進行建模，driving strength(驅動強度)可以讓net變量值的建模更加精確。

2023-06-14 標簽：驅動器仿真器 Verilog語言 1881 0

聊聊形式驗證中的SVA

SVA，即SystemVerilog Assertion，在simulation和Formal都有極為廣泛的應用，這里介紹一些基本的概念和常用的語法。

2023-06-14 標簽：SVA Verilog語言 DUT 2443 0

談談UVM代碼生成器的優(yōu)點及開發(fā)使用時需要注意的問題

毋庸置疑，UVM大大提高了我們開發(fā)驗證平臺的效率。但同時，熟練掌握UVM搭建驗證平臺也并不是一件容易的事情。

2023-05-20 標簽：寄存器 UVM 代碼生成器 2122 0

列舉一下有趣的Systemverilog數(shù)組約束示例

上面是最先想到的寫法，但是會報錯，因為SV約束語法不允許使用size()或任何其他隨機值作為索引。

2023-05-04 標簽：Verilog語言 1272 0

數(shù)字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標簽：時鐘發(fā)生器 RTL UVM 3259 0

簡單總結一下Verilog在設計時的不方便地方

Verilog始于20世紀80年代初，是一家名為Gateway Design Automation的公司的專有硬件描述語言（HDL）。最初的Verilo...

2023-04-27 標簽：fpga VHDL語言鎖存器 1023 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標簽：Verilog RTL Verilog語言 2694 0

介紹調試Debug過程中常用的方法和技巧

調試應該說是任何一個工程師解決問題的必備技能，對于芯片驗證工程師來說更是如此。

2023-04-04 標簽：Linux系統(tǒng)RTL python 3967 0

SystemVerilog構建大型電路

構建一個從 0 到 999（含）計數(shù)的計數(shù)器，周期為 1000 個周期。復位輸入是同步的，應該將計數(shù)器復位為 0。

2023-03-09 標簽：計數(shù)器時序電路狀態(tài)機 1846 0

ChatGPT在后端設計中有什么應用？

本以為ChatGPT對于IC后端設計幫助應該不大，畢竟它非常依賴EDA工具，它對于EDA工具這種非常專業(yè)的、非常Custom的東西了解和訓練的數(shù)據(jù)應該不...

2023-03-07 標簽：EDA工具 Verilog語言 VHDL源碼 1725 0

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