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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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Verilog 代碼設(shè)計(jì)完成后，還需要進(jìn)行重要的步驟，即邏輯功能仿真。仿真激勵(lì)文件稱之為 testbench，放在各設(shè)計(jì)模塊的頂層，以便對(duì)模塊進(jìn)行系統(tǒng)性...
設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？
鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。
2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器Verilog 2729 0
談?wù)刅erilog/System Verilog和C的幾種交互模式
PLI全稱 Program Language Interface，程序員可以通過(guò)PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。
和函數(shù)一樣，任務(wù)（task）可以用來(lái)描述共同的代碼段，并在模塊內(nèi)任意位置被調(diào)用，讓代碼更加的直觀易讀。
2023-06-01 標(biāo)簽：Verilog時(shí)序控制器CLK 1899 0
用Verilog函數(shù)實(shí)現(xiàn)一個(gè)數(shù)據(jù)大小端轉(zhuǎn)換的功能
在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復(fù)性的行為級(jí)設(shè)計(jì)進(jìn)行提取，并在多個(gè)地方調(diào)用，來(lái)避免重...
良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語(yǔ)法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。
有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。
2023-06-01 標(biāo)簽：VerilogRTL有限狀態(tài)機(jī) 2239 0
Verilog數(shù)值轉(zhuǎn)換知識(shí)總結(jié)
本節(jié)主要對(duì)有符號(hào)數(shù)的十進(jìn)制與二進(jìn)制表示以及一些數(shù)值變換進(jìn)行簡(jiǎn)單的總結(jié)。
對(duì)于VerilogHDL語(yǔ)言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對(duì)于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...
PLI全稱 Program Language Interface，程序員可以通過(guò)PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。這些用戶定義的系統(tǒng)...
取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。
Verilog時(shí)鐘分頻知識(shí)總結(jié)
采用觸發(fā)器反向輸出端連接到輸入端的方式，可構(gòu)成簡(jiǎn)單的 2 分頻電路。
2023-05-30 標(biāo)簽：邏輯電路Verilog計(jì)數(shù)器 2520 0
常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。
一些有趣的數(shù)組相關(guān)的SystemVerilog約束
我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的**Systemverilog數(shù)組約束**示例
2023-05-30 標(biāo)簽：Verilog 1033 0
在systemverilog代碼運(yùn)行中，EDA工具會(huì)先給1個(gè)隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個(gè)初始種子衍生出來(lái)的。
以反引號(hào)（`）開始的某些標(biāo)識(shí)符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫、編譯、調(diào)試等提供了極大的便利。
Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。
表達(dá)式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個(gè)計(jì)算結(jié)果。表達(dá)式可以在出現(xiàn)數(shù)值的任何地方使用。
Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；
VCS是一款常見的Verilog編譯工具，它提供很多編譯選項(xiàng)來(lái)控制編譯過(guò)程及其輸出。本文主要介紹以下兩個(gè)編譯選項(xiàng)。
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