verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：Verilog RTL Verilog語言 2802 0

verilog向量的部分選擇

最近在看verilog代碼時發(fā)現(xiàn)如下寫法a[x*2+:4]這樣的寫法，后來花了一點時間了解到，該寫法稱為向量的部分選擇，還語法在verilog-2001...

2023-04-25 標(biāo)簽：Verilog 2272 0

基于Verilog的分?jǐn)?shù)分頻電路設(shè)計

上一篇文章時鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻，IC君介紹了各種分頻器的設(shè)計原理，其中分?jǐn)?shù)分頻器較為復(fù)雜，這一篇文章IC君再跟大家聊聊分?jǐn)?shù)分頻的...

2023-04-25 標(biāo)簽：電路設(shè)計分頻器 Verilog 2209 0

偶數(shù)分頻/奇數(shù)分頻/分?jǐn)?shù)分頻詳解

　時鐘分頻電路(分頻器)在IC設(shè)計中經(jīng)常會用到，其目的是產(chǎn)生不同頻率的時鐘，滿足系統(tǒng)的需要。比如一個系統(tǒng)，常規(guī)操作都是在1GHz時鐘下完成，突然要執(zhí)行...

2023-04-25 標(biāo)簽：分頻器 Verilog 時鐘 1.0萬 0

FPGA學(xué)習(xí)經(jīng)驗總結(jié)

從大學(xué)時代第一次接觸FPGA至今已有10多年的時間，至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當(dāng)時由于沒有接觸...

2023-04-23 標(biāo)簽：fpga Verilog eda 1391 0

fpga串口通信的verilog驅(qū)動編程解析

串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對應(yīng)的并行接口，例如高速AD和DA，

2023-04-21 標(biāo)簽：fpga 并行接口 Verilog 1027 0

X態(tài)如何通過RTL級和門級仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計 Verilog RTL 2618 0

Interface端口的概念介紹

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-19 標(biāo)簽：AMBA總線 Verilog RTL 2352 0

搞芯片怎么能不懂perl語言呢？

各位ICer在工作的過程當(dāng)中，無論是前后端，都會使用各種常見的腳本語言如：shell，python，perl，tcl等等用于文件的處理，case測試，工...

2023-04-18 標(biāo)簽：Verilog TCL python 1444 0

基于FPGA的按鍵檢測設(shè)計

在電子產(chǎn)品中我們會經(jīng)常用到按鍵，比如電腦的鍵盤，手機(jī)的按鍵等等，按鍵就是人機(jī)交互的一種工具。本文使用 FPGA 程序來檢測與按鍵對應(yīng)的 I/O口的電平...

2023-04-18 標(biāo)簽：fpga 電子產(chǎn)品 led燈 2471 0

如何在verilog中使用If語句和case語句？

我們在上一篇文章中已經(jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。

2023-04-18 標(biāo)簽：Verilog 編程語言觸發(fā)器 6346 0

Verilog中循環(huán)語句簡介

在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環(huán) - for循環(huán)，while循環(huán)，forever循環(huán)和repeat循環(huán)。

2023-04-15 標(biāo)簽：Verilog 時鐘代碼 3834 0

RAM初始化的下板驗證

本實驗基于xilinx ARTIX-7芯片驗證實現(xiàn)，有時間有興趣的朋友可在其他FPGA芯片上實現(xiàn)驗證。

2023-04-11 標(biāo)簽：RAM Xilinx Verilog 1125 0

CRC校驗verilog代碼如何生成？

CRC碼存儲或傳送后，在接收方進(jìn)行校驗過程，以判斷數(shù)據(jù)是否有錯，若有錯則進(jìn)行糾錯。一個CRC碼一定能被生成多項式整除，所以在接收方對碼字用同樣的生成多項...

2023-04-11 標(biāo)簽：存儲器 crc Verilog 3095 0

一個簡單的8位處理器完整設(shè)計過程及verilog代碼

一個簡單的8位處理器完整設(shè)計過程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個人寫的指令執(zhí)行過程。

2023-04-10 標(biāo)簽：處理器寄存器 Verilog 4586 0

SystemVerilog/Verilog中的各種延遲模型

如果信號從0/1/z變化到x,那么此時的門傳輸延遲為上述三種延遲最小的.另外,在進(jìn)行仿真時,有些邏輯門的輸出不可能會出現(xiàn)高阻態(tài)z,所以對于這些邏輯門實際...

2023-04-09 標(biāo)簽：Verilog 模型 6499 0

EDA數(shù)字仿真器：SystemVerilog全面覆蓋編程案例

數(shù)字芯片的驗證技術(shù)是隨著Verilog語法的演變而演變的。最早，Verilog是完全用來描述（Model）硬件的，因此又叫HDL（Hardware De...

2023-04-07 標(biāo)簽：仿真器 Verilog System 1275 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

FPGA 項目使用一種稱為 Verilog 的語言，您需要學(xué)習(xí)它才能理解項目。但是通過此處顯示的示例以及其他可用的在線資源，這并不太難。

2023-04-06 標(biāo)簽：fpga IP Verilog 1436 0

盤點UVM不同機(jī)制的調(diào)試功能

基于UVM搭建驗證環(huán)境和構(gòu)造驗證激勵，調(diào)試的工作總是繞不開的。實際上，對驗證環(huán)境和激勵的調(diào)試，往往伴隨著驗證階段的前半程，并且會花掉驗證工程師很多時間和精力。

2023-04-06 標(biāo)簽：Verilog UVM 1383 0

如何使用Verilog HDL進(jìn)行FPGA設(shè)計

FPGA設(shè)計流程是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。FPGA的設(shè)計流程如上圖所示：包括設(shè)計定義、代碼實現(xiàn)、功能仿真、邏輯綜合、前...

2023-04-04 標(biāo)簽：fpga pcb Verilog 2746 0

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