RTL頂層自動連線的秘密武器：Emacs verilog-mode介紹

Verilog-mode.el 是用于 Emacs 的非常流行的免費 Verilog 模式，它提供上下文相關(guān)的突出顯示、自動縮進，并提供宏擴展功能以大大...

2023-04-03 標(biāo)簽：VerilogRTL模擬器 4157 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

Opencores是一個開源的數(shù)字電路設(shè)計社區(qū)，它提供了免費的開源IP（知識產(chǎn)權(quán)）核心，讓工程師和愛好者們可以使用這些IP核心來構(gòu)建自己的數(shù)字電路設(shè)計。...

2023-04-03 標(biāo)簽：fpgaVerilogHDL 2064 0

verilog無法直接調(diào)用vhdl的ngc文件咋辦？

在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇vhdl

2023-03-30 標(biāo)簽：VerilogVivado 1284 0

為什么在Verilog HDL設(shè)計中一定要用同步而不能用異步時序邏輯？

同步時序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時刻改變。只能由時鐘的正跳沿或負(fù)跳沿觸發(fā)的狀態(tài)機就是一例。always @(pose...

2023-03-29 標(biāo)簽：邏輯電路VerilogHDL 1658 0

SystemVerilog中線程常用的精細(xì)化控制方法

在計算機中存在進程和線程的概念，其中進程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進程的一個執(zhí)行單元，是比進程還要小的獨立運行的基本單...

2023-03-27 標(biāo)簽：計算機VerilogUVM 1631 0

進程(線程)精細(xì)化控制中方法的使用

在計算機中存在進程和線程的概念，其中進程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進程的一個執(zhí)行單元，是比進程還要小的獨立運行的基本單...

2023-03-26 標(biāo)簽：計算機Verilog程序 793 0

FPGA設(shè)計中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計寄存器Verilog 1814 0

FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計算出所有的輸入組合排列對應(yīng)的輸出結(jié)果，然后將...

2023-03-24 標(biāo)簽：fpgaVerilogHDL 518 0

size()和$size這兩種方式有什么樣的區(qū)別呢？

在使用SystemVerilog或者UVM進行編碼的過程中，經(jīng)常會用到數(shù)組（包括隊列等），經(jīng)常需要對這些數(shù)組進行遍歷

2023-03-23 標(biāo)簽：VerilogUVM 3473 0

verilog中的task用法

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行，如果定義了任務(wù)，但是在整個過程中都沒有調(diào)用它，...

2023-03-23 標(biāo)簽：Verilog端口程序 1567 0