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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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如何構(gòu)建一款先進(jìn)的數(shù)字仿真器？
數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗(yàn)證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級(jí)工具。
Verilog HDL 的信號(hào)類(lèi)型有很多種，主要包括兩種數(shù)據(jù)類(lèi)型：線(xiàn)網(wǎng)類(lèi)型(net type) 和寄存器類(lèi)型（ reg type）。在進(jìn)行工程設(shè)計(jì)的過(guò)程...
2023-03-21 標(biāo)簽：寄存器數(shù)據(jù)Verilog 1845 0
模塊（ module）是 Verilog 的基本描述單位， 是用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端口。 模塊在概念上可等同一個(gè)器件...
數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。
Verilog HDL之步進(jìn)電機(jī)驅(qū)動(dòng)控制
步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動(dòng)力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。
2023-03-17 標(biāo)簽：電動(dòng)機(jī)步進(jìn)電機(jī)Verilog 1242 0
SystemVerilog中“軟約束”與“硬約束”的應(yīng)用示例
示例中采用的是“硬約束”，因?yàn)槎x在類(lèi)中的約束與隨機(jī)時(shí)指定的內(nèi)嵌約束“矛盾”，所以導(dǎo)致約束解析器解析隨機(jī)失敗，即“硬約束”要求所有相關(guān)的約束條件不能互相...
讓ChatGPT跑個(gè)VCS仿真真的能實(shí)現(xiàn)嗎？
讓ChatGPT偽裝成Linux終端。然后把執(zhí)行指令和你告訴它的話(huà)區(qū)別開(kāi)來(lái)，這里用{}代表告訴它的話(huà)，而不帶{}統(tǒng)統(tǒng)是Linux指令。
System Verilog（SV）語(yǔ)言的Class本身就帶有“打包”的基因。眾所周知，SV語(yǔ)言的很多特性是派生自C++語(yǔ)言的。
2023-03-15 標(biāo)簽：IC設(shè)計(jì)VerilogC++語(yǔ)言 1094 0
在FPGA設(shè)計(jì)中怎么應(yīng)用ChatGPT？
科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語(yǔ)言模...
編寫(xiě)一個(gè)創(chuàng)建模塊dut實(shí)例的測(cè)試平臺(tái)
編寫(xiě)一個(gè)創(chuàng)建模塊dut實(shí)例（具有任何實(shí)例名稱(chēng)）的測(cè)試平臺(tái)，并創(chuàng)建一個(gè)時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)模塊的clk輸入。時(shí)鐘周期為 10 ps。時(shí)鐘應(yīng)初始化為零，其第一個(gè)轉(zhuǎn)...
2023-03-13 標(biāo)簽：VerilogHDL時(shí)鐘信號(hào) 1648 0
Verilog作為一種HDL語(yǔ)言，對(duì)系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級(jí)（system）、算法級(jí)（Algorithm）、寄存器傳輸級(jí)（R...
一些有趣的數(shù)組相關(guān)的SystemVerilog約束
我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的Systemverilog數(shù)組約束示例。
SystemVerilog coding過(guò)程中你在哪里聲明臨時(shí)變量
眾所周知，語(yǔ)句塊中需要用到的變量只能在語(yǔ)句塊最開(kāi)始定義。
使用SystemVerilog解決數(shù)組問(wèn)題
數(shù)獨(dú)是一種非常流行的游戲，數(shù)獨(dú)本質(zhì)上也是一個(gè)約束問(wèn)題，所以我們可以讓SystemVerilog的約束求解器來(lái)幫助我們解決。 約束求解器的精妙之處就是，我...
srio_quick_start模塊在頂層srio_example_top.v中例化，它與IP核的維護(hù)端口相連用來(lái)產(chǎn)成維護(hù)事務(wù)，維護(hù)事務(wù)在mainten...
隨著設(shè)計(jì)復(fù)雜度和規(guī)模增加，驗(yàn)證平臺(tái)復(fù)雜度跟著增加。驗(yàn)證平臺(tái)的仿真速度問(wèn)題成為驗(yàn)證過(guò)程中一個(gè)重要問(wèn)題。
2023-02-20 標(biāo)簽：Verilog計(jì)數(shù)器編譯器 826 0
FPGA數(shù)字圖像處理基礎(chǔ)：色彩空間轉(zhuǎn)換(Verilog)
色彩本質(zhì)上是不同頻率的光，人眼對(duì)于不同頻率光線(xiàn)的不同感受產(chǎn)生主觀(guān)感知，從而得以區(qū)分不同的顏色。盡管從客觀(guān)上而言，色彩僅僅是不同頻率的光，但從視覺(jué)角度而言...
程序塊是編程語(yǔ)句的容器。程序塊的主要目的是控制何時(shí)應(yīng)執(zhí)行編程語(yǔ)句，例如每當(dāng)時(shí)鐘上升沿出現(xiàn)時(shí)，或每當(dāng)信號(hào)或總線(xiàn)改變值時(shí)。SystemVerilog有兩種主...
移位運(yùn)算符將向量的位向右或向左移位指定的次數(shù)。SystemVerilog具有按位和算術(shù)移位運(yùn)算符
SystemVerilog還為工程師定義新的數(shù)據(jù)類(lèi)型提供了一種機(jī)制。用戶(hù)定義的數(shù)據(jù)類(lèi)型允許從現(xiàn)有數(shù)據(jù)類(lèi)型創(chuàng)建新的類(lèi)型定義。
2023-02-09 標(biāo)簽：VerilogSystem數(shù)據(jù)類(lèi)型 1345 0
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