verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

網(wǎng)絡(luò)和變量的未壓縮數(shù)組

SystemVerilog有兩種類型的數(shù)組：壓縮數(shù)組和非壓縮數(shù)組。壓縮數(shù)組是連續(xù)存儲(chǔ)的位的集合，通常稱為向量。非壓縮數(shù)組是網(wǎng)絡(luò)或變量的集合。

2023-02-09 標(biāo)簽：網(wǎng)絡(luò)Verilog System 912 0

SystemVerilog-網(wǎng)絡(luò)

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時(shí)具有類型和數(shù)據(jù)類型特性。類型表示信號(hào)為...

2023-02-09 標(biāo)簽：網(wǎng)絡(luò)Verilog System 982 0

什么是變量？

2023-02-09 標(biāo)簽：Verilog System 變量 1505 0

什么是FPGA的綜合和約束的關(guān)系？

系統(tǒng)Verilog RTL模型-這些模型由設(shè)計(jì)工程師編寫(xiě)，代表需要在ASIC或FPGA中實(shí)現(xiàn)的功能行為

2023-02-09 標(biāo)簽：fpga asic Verilog 1568 0

什么是文本值？

System Verilog 擴(kuò)展了 Verilog 的教據(jù)類型，增強(qiáng)了指定文本值的方法。

2023-02-09 標(biāo)簽：Verilog System 文本 1676 0

ASIC和FPGA區(qū)別及建模概念

SystemVerilog既是一種硬件設(shè)計(jì)語(yǔ)言，也是一種硬件驗(yàn)證語(yǔ)言。IEEE?SystemVerilog官方標(biāo)準(zhǔn)沒(méi)有區(qū)分這兩個(gè)目標(biāo)，也沒(méi)有指定完整Sy...

2023-02-09 標(biāo)簽：Verilog System 驗(yàn)證語(yǔ)言 1535 0

RTL和門級(jí)建模

SystemVerilog能夠在許多不同的細(xì)節(jié)級(jí)別（稱為“抽象級(jí)別”）對(duì)數(shù)字邏輯進(jìn)行建模。抽象意味著缺乏細(xì)節(jié)。數(shù)字模型越抽象，它所代表的硬件的細(xì)節(jié)就越少。

2023-02-09 標(biāo)簽：Verilog System 建模 1371 0

分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格

2023-02-08 標(biāo)簽：DDR Verilog RTL 1830 0

FPGA基礎(chǔ)設(shè)計(jì)之使用邏輯門和連續(xù)賦值對(duì)電路建模

使用邏輯門和連續(xù)賦值對(duì)電路建模，是相對(duì)詳細(xì)的描述硬件的方法。使用過(guò)程塊可以從更高層次的角度描述一個(gè)系統(tǒng)，稱作行為級(jí)建模（behavirol modeling）。

2023-02-08 標(biāo)簽：FPGA設(shè)計(jì)編碼器 Verilog 748 0

寫(xiě)Verilog，F(xiàn)PGA和ASIC如何選擇？

FPGA：Field（現(xiàn)場(chǎng)） Programmable（可編程） Gate（邏輯門） Array（陣列），F(xiàn)PGA是一種可以重構(gòu)電路的芯片，是一種硬件可...

2023-02-03 標(biāo)簽：fpga asic Verilog 621 0

一文詳解帶復(fù)位的SR觸發(fā)器和JK觸發(fā)器

　　圖1是基本SR觸發(fā)器及其真值表。

2023-01-31 標(biāo)簽：Verilog JK觸發(fā)器觸發(fā)器 1.6萬(wàn) 0

基本的SAR逐次逼近寄存器原理及模型

　　逐次逼近寄存器英文原稱是Successive Approximation Register,在電路中的主要作用是起邏輯控制和存儲(chǔ)的作用。ADC收到啟...

2023-01-31 標(biāo)簽：寄存器 SAR adc 2729 0

FPGA數(shù)字圖像顯示原理與實(shí)現(xiàn)(Verilog)

視頻圖像經(jīng)過(guò)數(shù)十年的發(fā)展，已形成了一系列的規(guī)范，以VGA和HDMI為主的視頻圖像接口協(xié)議也得到定義與推廣。盡管DP、DVI、Type-C等圖像接口技術(shù)近...

2023-01-29 標(biāo)簽：fpga HDMI 接口 4171 0

FPGA數(shù)字圖像處理仿真方法

VHDL和Verilog代碼編寫(xiě)后通常需要編寫(xiě)激勵(lì)文件進(jìn)行仿真以驗(yàn)證代碼的可行性，通過(guò)仿真可以及時(shí)排查代碼存在的時(shí)序問(wèn)題，有效提高代碼實(shí)現(xiàn)效率。

2023-01-29 標(biāo)簽：fpga matlab Verilog 3749 0

呼吸燈電路設(shè)計(jì)

2023-01-29 標(biāo)簽：led 電路電路設(shè)計(jì) 2285 0

反相器的verilog設(shè)計(jì)和仿真

Design 反相器(DV)是任何產(chǎn)品開(kāi)發(fā)中必不可少的步驟。作為質(zhì)量測(cè)試的一部分，DV確保設(shè)計(jì)的產(chǎn)品是與預(yù)期的產(chǎn)品spec相同。不幸的是，許多設(shè)計(jì)項(xiàng)...

2023-01-17 標(biāo)簽：反相器仿真 DV 2237 0

格雷碼與二進(jìn)制轉(zhuǎn)換

格雷碼是一種循環(huán)二進(jìn)制編碼，特點(diǎn)是相鄰數(shù)變化時(shí)只有一位數(shù)據(jù)跳變。

2023-01-17 標(biāo)簽：二進(jìn)制仿真 Verilog 5986 0

分頻電路設(shè)計(jì)和仿真

直接使用計(jì)數(shù)器實(shí)現(xiàn)，在計(jì)數(shù)一半時(shí)將時(shí)鐘翻轉(zhuǎn)即可。

2023-01-17 標(biāo)簽：電路設(shè)計(jì)仿真 Verilog 3474 0

SystemVerilog中bind用法總結(jié)+送實(shí)驗(yàn)源碼和腳本

bind是systemverilog中一個(gè)重要的知識(shí)點(diǎn)，很多時(shí)候能夠在驗(yàn)證中發(fā)揮重要的作用，今天就針對(duì)這個(gè)知識(shí)點(diǎn)做一個(gè)梳理，希望能幫助到大家。

2023-01-11 標(biāo)簽：Verilog System 源碼 9689 0

IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)

作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來(lái)的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對(duì)這個(gè)列表進(jìn)行一...

2023-01-21 標(biāo)簽：IC設(shè)計(jì)Verilog vhdl 1458 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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識(shí)別

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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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