SystemVerilog中的靜態(tài)屬性

一般來說，每個類實例都有它自己的變量，也就是說類的內(nèi)存空間是動態(tài)分配和釋放的。同一個類的不同實例，即使變量名稱相同，實際上也是不同的東西。

2022-11-17 標(biāo)簽：VerilogSystem 567 0

SystemVerilog中的類構(gòu)造函數(shù)new

在systemverilog中，如果一個類沒有顯式地聲明構(gòu)造函數(shù)(new())，那么編譯仿真工具會自動提供一個隱式的new()函數(shù)。這個new函數(shù)會默認...

2022-11-16 標(biāo)簽：VerilogSystem函數(shù) 3940 0

SystemVerilog中的類的繼承

繼承是基于類的面向?qū)ο缶幊?object-oriented pro - gramming)的最重要特性之一。

2022-11-15 標(biāo)簽：VerilogSystem 1198 0

SystemVerilog中的package和`include有什么不同？

肯定很多人會問為什么有的地方使用package，有的地方使用`include，二者是不是等價的呢？

2022-11-14 標(biāo)簽：VerilogSystemPackage 2080 0

SystemVerilog中class的基本概念

class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級別的驗證環(huán)境(如UVM)。

2022-11-14 標(biāo)簽：VerilogSystemClass 2145 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時，位拼接符是一個很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

2022-11-12 標(biāo)簽：VerilogHDL 1510 0

SystemVerilog中的Packed Union

packed union相比unpacked union最大的一個區(qū)別就是，在packed union中，所有成員的大小必須相同，這就保證了不管unio...

2022-11-12 標(biāo)簽：VerilogSystemunion 1337 0

SystemVerilog中的Unpacked Unions

unpacked union中各個成員的大小可以是不同的。

2022-11-11 標(biāo)簽：VerilogSystemunion 871 0

Systemverilog中的union

SystemVerilog union允許單個存儲空間以不同的數(shù)據(jù)類型存在，所以union雖然看起來和struct一樣包含了很多個成員，實際上物理上共享...

2022-11-09 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 1106 0

SystemVerilog中的struct

SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。

2022-11-07 標(biāo)簽：VerilogSystemStruct 2831 0

SystemVerilog中的Packed Structure

一個packed structure有很多的bits組成，這些bit在物理上連續(xù)存儲。packed structure只允許包含packed數(shù)據(jù)類型。

2022-11-07 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 2740 0

SystemVerilog中的package

SystemVerilog packages提供了對于許多不同數(shù)據(jù)類型的封裝，包括變量、task、function、assertion等等，以至于可以在...

2022-11-07 標(biāo)簽：VerilogSystemPackage 1483 0

Verilog定位手段

在IC設(shè)計中，進行需要對關(guān)鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信號進行計數(shù)。有時候需要進行判斷，是高電平計數(shù)還是低電平計數(shù)。

2022-11-01 標(biāo)簽：Verilog定位dma 712 0

異步FIFO之Verilog代碼實現(xiàn)案例

同步FIFO的意思是說FIFO的讀寫時鐘是同一個時鐘，不同于異步FIFO，異步FIFO的讀寫時鐘是完全異步的。同步FIFO的對外接口包括時鐘，清零，讀請...

2022-11-01 標(biāo)簽：dsp單片機fifo 1964 0

systemverilog和verilog的區(qū)別

隊列同樣可以保存類對象，這在驗證環(huán)境中是非常有用的，下面是一個例子。

2022-11-01 標(biāo)簽：VerilogSystem隊列 2761 0

IC設(shè)計知識點：verilog定位手段之關(guān)鍵信號統(tǒng)計

在IC設(shè)計中，進行需要對關(guān)鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信號進行計數(shù)。有時候需要進行判斷，是高電平計數(shù)還是低電平計數(shù)。

2022-10-31 標(biāo)簽：IC設(shè)計Verilog 1317 0

SpinalHDL語法篇之Bool類型

作為SpinalHDL語法篇的第一節(jié)，我們也從最簡單的開始。

2022-10-31 標(biāo)簽：VerilogHDL 1478 0

SystemVerilog中的關(guān)聯(lián)數(shù)組

關(guān)聯(lián)數(shù)組實際上是一種查找表，內(nèi)存空間直到被使用時才會分配，每個數(shù)據(jù)項都會有一個特定的“鍵（索引）”，索引的類型不局限于整型。

2022-10-31 標(biāo)簽：VerilogSystem數(shù)組 4065 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個內(nèi)置方法來支持數(shù)組搜索、排序等功能。

2022-10-31 標(biāo)簽：VerilogSystem數(shù)組 3461 0