verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

從仿真器的角度對Verilog語言的語法規(guī)則進(jìn)行解讀

綜合工具讀入源文件，通過綜合算法將設(shè)計轉(zhuǎn)化為網(wǎng)表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號的各種狀態(tài)（0,1,x,z）、信號和模塊的連...

2022-07-07 標(biāo)簽：仿真器 Verilog 964 0

Verilog/FPGA開源項(xiàng)目介紹

脈沖神經(jīng)網(wǎng)絡(luò)（ Spiking neural network-SNN ）是更接近自然神經(jīng)網(wǎng)絡(luò)的人工神經(jīng)網(wǎng)絡(luò)。

2022-07-03 標(biāo)簽：fpga 神經(jīng)網(wǎng)絡(luò)Verilog 3018 0

SystemVerilog包的簡介與使用

最初的Verilog語言沒有一個可用于多個模塊的定義。每個模塊都必須有任務(wù)、函數(shù)、常量和其他共享定義的冗余副本。傳統(tǒng)的Verilog編碼風(fēng)格是將共享定義...

2022-06-15 標(biāo)簽：模塊 Verilog 函數(shù) 3787 0

高覆蓋率的Verilog代碼的編寫技巧

設(shè)計工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計的角度...

2022-05-26 標(biāo)簽：Verilog 4500 0

vcs學(xué)習(xí)筆記(常用選項(xiàng)/仿真流程/代碼覆蓋率/綜合后仿真/圖一樂技巧)

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2022-05-23 標(biāo)簽：Linux 仿真器 Verilog 1.1萬 0

如何在Verilog中創(chuàng)建有限狀態(tài)機(jī)

本文描述了有限狀態(tài)機(jī)的基礎(chǔ)知識，并展示了在 Verilog 硬件描述語言中實(shí)現(xiàn)它們的實(shí)用方法。

2022-04-26 標(biāo)簽：Verilog 狀態(tài)機(jī) 3764 0

FIR濾波器的MATLAB與FPGA設(shè)計

數(shù)字濾波器從實(shí)現(xiàn)結(jié)構(gòu)上劃分，有FIR和IIR兩種。FIR的特點(diǎn)是：線性相位、消耗資源多；IIR的特點(diǎn)是：非線性相位、消耗資源少。由于FIR系統(tǒng)的線性相位...

2022-04-24 標(biāo)簽：fpga 數(shù)字濾波器 Verilog 3808 0

Verilog系統(tǒng)函數(shù)和邊沿檢測

“ 本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗(yàn)與知識點(diǎn)，主要包括Verilog仿真時常用的系統(tǒng)任務(wù)、雙向端口的使用（inout)、邊沿檢測”

2022-03-15 標(biāo)簽：Verilog 代碼 2610 0

Verilog賦值和結(jié)構(gòu)說明語句

從仿真結(jié)果可以看出：在順序塊中，15ns的時候，l1被賦值為8’h2，在25ns的時候，l2被賦值為8’h8；而在并行塊中，10ns的時候，k2被賦值為...

2022-03-15 標(biāo)簽：Verilog 2077 0

Verilog設(shè)計過程中的一些經(jīng)驗(yàn)與知識點(diǎn)

　“ 本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗(yàn)與知識點(diǎn)，主要包括塊語句、阻塞賦值和非阻塞賦值以及結(jié)構(gòu)說明語句(initial, always,...

2022-03-15 標(biāo)簽：仿真 Verilog 程序 2573 0

Verilog邏輯設(shè)計中的循環(huán)語句和運(yùn)算符

“ 本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗(yàn)與知識點(diǎn)，主要包括循環(huán)語句(forever、repeat、while和for)、運(yùn)算符?！?/p>

2022-03-15 標(biāo)簽：Verilog C語言 5480 0

Verilog HDL中常用預(yù)編譯命令介紹

`timescale命令用于在文件中指明時間單位和時間精度，通常在對文件進(jìn)行仿真時體現(xiàn)。EDA工具可以支持在一個設(shè)計中可根據(jù)仿真需要在不同模塊里面指定不...

2022-03-15 標(biāo)簽：仿真 Verilog eda 3187 0

Verilog時序邏輯中同步計數(shù)器的功能和應(yīng)用

沒有任何寄存器邏輯，RTL設(shè)計是不完整的。RTL是寄存器傳輸級或邏輯，用于描述依賴于當(dāng)前輸入和過去輸出的數(shù)字邏輯。

2022-03-15 標(biāo)簽：寄存器 Verilog 計數(shù)器 3852 0

Verilog設(shè)計中函數(shù)和任務(wù)的作用分析

任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見的做法。為了便于代碼維...

2022-03-15 標(biāo)簽：Verilog 1948 0

Verilog進(jìn)行組合邏輯設(shè)計時的注意事項(xiàng)

由于賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句“=”，原因?qū)⒃凇白枞x值和非阻塞賦值”中(現(xiàn)在還沒有寫)進(jìn)行說明。

2022-03-15 標(biāo)簽：電路 Verilog 邏輯設(shè)計 2401 0

如何用小腳丫FPGA核心板實(shí)現(xiàn)4位加法器功能

在上次的文章 - 淺談“數(shù)字電路”的學(xué)習(xí)（8）- 編碼器、譯碼器、多路復(fù)用器、解復(fù)用器的關(guān)系和應(yīng)用 - 中，我梳理了一下數(shù)字電路教程中組合邏輯部分的一些...

2021-10-11 標(biāo)簽：電路 Verilog 加法器 5436 0

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會碰到圖像分割問題，把感興趣的目標(biāo)從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpga FPGA設(shè)計算法 3603 0

基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)

一、背景介紹基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。實(shí)際使用中對...

2021-08-23 標(biāo)簽：FPGA設(shè)計濾波圖像處理 2710 0

Verilog語言中阻塞和非阻塞賦值的不同

來源：《Verilog數(shù)字系統(tǒng)設(shè)計（夏宇聞）》阻塞和非阻塞賦值的語言結(jié)構(gòu)是Verilog 語言中最難理解概念之一。甚至有些很有經(jīng)驗(yàn)的Verilog 設(shè)...

2021-08-17 標(biāo)簽：振蕩器 Verilog 阻塞 6575 0

淺談Verilog復(fù)雜時序邏輯電路設(shè)計實(shí)踐

筆試時也很常見。［例1］一個簡單的狀態(tài)機(jī)設(shè)計－－序列檢測器序列檢測器是時序數(shù)字電路設(shè)計中經(jīng)典的教學(xué)范例，下面我們將用Verilog HDL語言來描...

2021-08-10 標(biāo)簽：Verilog HDL 讀寫器 7322 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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