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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論

在寫Verilog TestBench，為了更方便更抽象地對底層模塊內(nèi)部的信號進(jìn)行控制，經(jīng)常會使用到跨模塊調(diào)用的方式，這個(gè)就叫做Cross Module...

2023-06-06 標(biāo)簽：Verilog DUT 5.7k 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

2023-01-10 標(biāo)簽：仿真 Verilog vhdl 5.6k 0

正點(diǎn)原子開拓者FPGA：Verilog簡介

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2019-09-09 標(biāo)簽：fpga 電路圖 verilog 5.6k 0

如何為 OpenCL 庫將 verilog 封裝打包

如何將自定義 verilog 打包為 OpenCL 庫

2018-06-22 標(biāo)簽：altera verilog opencl 5.5k 0

Verilog Testbench怎么寫 Verilog Testbench文件的編寫要點(diǎn)

之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場合下，零散的寫過一些練手性質(zhì)的testbench文件，開始幾次寫的時(shí)候，每次都會因?yàn)橐恍┗?..

2023-08-01 標(biāo)簽：fpga 模塊 Verilog 5.5k 0

移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)

移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

2022-09-06 標(biāo)簽：Verilog 移位寄存器觸發(fā)器 5.4k 0

一個(gè)合格FPGA 工程師的基本要求

一個(gè)合格的FPGA工程師需要掌握哪些知識？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。

2017-02-11 標(biāo)簽：FPGA Verilog 5.4k 0

Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別

每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號有明顯優(yōu)先級時(shí)，首先要考慮if-else，但是if嵌套過多也會導(dǎo)致速度變慢；if語句結(jié)構(gòu)較慢，但占用面積...

2023-11-29 標(biāo)簽：Verilog D觸發(fā)器代碼 5.3k 0

關(guān)于Verilog語言標(biāo)準(zhǔn)層次問題

關(guān)于Verilog語言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Descr...

2018-07-06 標(biāo)簽：verilog 編程語言 5.3k 0

Verilog邊沿檢測的基本原理和代碼實(shí)現(xiàn)

本文將從Verilog和邊沿檢測的基本概念入手，介紹Verilog邊沿檢測的原理和應(yīng)用代碼示例。

2023-05-12 標(biāo)簽：Verilog 數(shù)字信號時(shí)序 5.2k 0

網(wǎng)表時(shí)序仿真案例：淺說$width語法

在verilog中，$width是時(shí)序檢查函數(shù)，用于檢查脈沖的位寬是否符合要求。

2024-03-01 標(biāo)簽：Verilog VCS CLK 5.1k 0

一個(gè)簡單的8位處理器完整設(shè)計(jì)過程及verilog代碼

一個(gè)簡單的8位處理器完整設(shè)計(jì)過程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個(gè)人寫的指令執(zhí)行過程。

2023-04-10 標(biāo)簽：處理器寄存器 Verilog 5.1k 0

如何設(shè)計(jì)可綜合的Verilog代碼和應(yīng)該遵循什么原則

在接觸Verilog 語法參考手冊的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來描述硬件。所以大家往往會疑惑那些Verilog語句是可綜合的，那些是只能用...

2019-04-20 標(biāo)簽：fpga 存儲器 verilog 5.1k 0

SystemVerilog中的隊(duì)列

隊(duì)列是大小可變的有序集合，隊(duì)列中元素必須是同一個(gè)類型的。隊(duì)列支持對其所有元素的訪問以及在隊(duì)列的開始或結(jié)束處插入和刪除。

2022-10-31 標(biāo)簽：Verilog System 隊(duì)列 5.1k 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 5k 0

Verilog testbench總結(jié)

對于testbench而言，端口應(yīng)當(dāng)和被測試的module一一對應(yīng)。端口分為input,output和inout類型產(chǎn)生激勵(lì)信號的時(shí)候，input對應(yīng)的...

2022-07-07 標(biāo)簽：信號 Verilog Module 5k 0

數(shù)字電路里面有什么元素需要被描述?

組合邏輯電路：可以利用 assign 或者 always @(*) 語句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語句塊描述。如上加法...

2018-09-07 標(biāo)簽：邏輯電路 Verilog 數(shù)字電路 5k 0

用硬件思維去理解verilog

大家也應(yīng)該知道，在沒有verilog這種高級語言之前都是用原理圖設(shè)計(jì)，必須先構(gòu)思好整個(gè)電路框架，才能去實(shí)現(xiàn)。有了verilog以后這種思路并沒有被拋...

2018-08-31 標(biāo)簽：硬件 verilog 數(shù)字電路 5k 0

Innovus教程：輸出用于LVS的Verilog網(wǎng)表文件各種控制選項(xiàng)

有時(shí)候網(wǎng)表中可能會有一些空的module（在網(wǎng)表中體現(xiàn)為Module下面沒有Cell或者準(zhǔn)確說沒有含MOS管的有效器件），而它們在版圖里面也是不存在的，...

2023-05-24 標(biāo)簽：MOS管 Verilog LVS 5k 0

如何對Verilog/SystemVerilog代碼加密

os模塊中的system()函數(shù)接受一個(gè)字符串參數(shù)，其中包含要執(zhí)行的命令。在21-22行中，line為字符串變量，和前面雙引號中的linux命令拼接在一...

2024-01-15 標(biāo)簽：Verilog 字符串 VCS 4.9k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號的變化量。
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