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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個(gè) 瀏覽：112044次 帖子：937個(gè)

      verilog技術(shù)

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      一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。

      2017-02-11 標(biāo)簽：FPGAVerilog 5339 0

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      移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

      2022-09-06 標(biāo)簽：Verilog移位寄存器觸發(fā)器 5175 0

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      關(guān)于Verilog語(yǔ)言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Descr...

      2018-07-06 標(biāo)簽：verilog編程語(yǔ)言 5162 0

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      2023-01-10 標(biāo)簽：仿真Verilogvhdl 5054 0

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      在接觸Verilog 語(yǔ)法參考手冊(cè)的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來(lái)描述硬件。所以大家往往會(huì)疑惑那些Verilog語(yǔ)句是可綜合的，那些是只能用...

      2019-04-20 標(biāo)簽：fpga存儲(chǔ)器verilog 4962 0

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      之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場(chǎng)合下，零散的寫過(guò)一些練手性質(zhì)的testbench文件，開(kāi)始幾次寫的時(shí)候，每次都會(huì)因?yàn)橐恍┗?..

      2023-08-01 標(biāo)簽：fpga模塊Verilog 4954 0

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      本文將從Verilog和邊沿檢測(cè)的基本概念入手，介紹Verilog邊沿檢測(cè)的原理和應(yīng)用代碼示例。

      2023-05-12 標(biāo)簽：Verilog數(shù)字信號(hào)時(shí)序 4845 0

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      每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號(hào)有明顯優(yōu)先級(jí)時(shí)，首先要考慮if-else，但是if嵌套過(guò)多也會(huì)導(dǎo)致速度變慢；if語(yǔ)句結(jié)構(gòu)較慢，但占用面積...

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      2023-05-22 標(biāo)簽：matlab數(shù)字濾波器計(jì)算機(jī) 4626 0

      SystemVerilog中的隊(duì)列

      隊(duì)列是大小可變的有序集合，隊(duì)列中元素必須是同一個(gè)類型的。隊(duì)列支持對(duì)其所有元素的訪問(wèn)以及在隊(duì)列的開(kāi)始或結(jié)束處插入和刪除。

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      設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計(jì)的角度...

      2022-05-26 標(biāo)簽：Verilog 4606 0

      一個(gè)簡(jiǎn)單的8位處理器完整設(shè)計(jì)過(guò)程及verilog代碼

      一個(gè)簡(jiǎn)單的8位處理器完整設(shè)計(jì)過(guò)程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個(gè)人寫的指令執(zhí)行過(guò)程。

      2023-04-10 標(biāo)簽：處理器寄存器Verilog 4580 0

      systemverilog中的assertion用法整理

      systemverilog中的assertion用法整理

      時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

      2023-06-06 標(biāo)簽：Verilog時(shí)序電路VCS 4571 0

      cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

      cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

      module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

      2017-02-11 標(biāo)簽：verilogcordic 4565 0

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        Protues
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        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        特性阻抗
        +關(guān)注
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      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
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        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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