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Vivado設(shè)計(jì)套件,是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計(jì)環(huán)境。包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級(jí)的工具,這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。
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因?yàn)?BD 中連線太多,所以想自定義下 interface 簡(jiǎn)化連線,定義好了一個(gè) interface,但當(dāng)準(zhǔn)備在自定義 IP 中指定它時(shí),發(fā)現(xiàn)我把一個(gè)...
ZU+MPSOC HDMI設(shè)計(jì)移植案例分享?
ZU+MPSOC器件在汽車電子、工業(yè)控制、機(jī)器視覺、智能安防、智慧城市等行業(yè)中已經(jīng)有著廣泛的應(yīng)用,三年前在做一個(gè)ZCU106開發(fā)板的TRD(Target...
使用AXI4-Lite將Vitis HLS創(chuàng)建的IP連接到PS
在 AXI 基礎(chǔ)第 6 講 - Vitis HLS 中的 AXI4-Lite 簡(jiǎn)介中,使用 C 語言在 HLS 中創(chuàng)建包含 AXI4-Lite 接口的 ...
Vivado可以導(dǎo)出腳本,保存創(chuàng)建工程的相關(guān)命令和配置,并可以在需要的時(shí)候使用腳本重建Vivado工程。腳本通常只有KB級(jí)別大小,遠(yuǎn)遠(yuǎn)小于工程打包文件的...
如何在Vitis中把設(shè)置信息傳遞到底層的Vivado
在Vitis完成這個(gè)過程的底層,實(shí)際調(diào)用的是Vivado。Vitis會(huì)指定默認(rèn)的Vivado策略來執(zhí)行綜合和實(shí)現(xiàn)的步驟。當(dāng)默認(rèn)的Vivado策略無法達(dá)到...
如何調(diào)試設(shè)計(jì)中的時(shí)鐘域交匯問題
本篇博文中的分析是根據(jù)客戶真實(shí)問題撰寫的,該客戶發(fā)現(xiàn)即使時(shí)序已得到滿足的情況下,硬件功能仍出現(xiàn)錯(cuò)誤。最后發(fā)現(xiàn),問題與時(shí)鐘域交匯 (Clock Domai...
硬件中存在DDR4校準(zhǔn)錯(cuò)誤的調(diào)試方法與根本原因分析
本篇博文中的分析是根據(jù)真實(shí)客戶問題撰寫的,該客戶發(fā)現(xiàn)硬件中存在 DDR4 校準(zhǔn)錯(cuò)誤,不同板以及不同構(gòu)建 (build) 之間出現(xiàn)的故障并不一致。本篇博文...
時(shí)鐘域交匯相關(guān)處理錯(cuò)誤的根本原因分析
本篇博文中的分析是根據(jù)真實(shí)客戶問題撰寫的,該客戶發(fā)現(xiàn)在現(xiàn)場(chǎng)出現(xiàn)罕見的比特翻轉(zhuǎn), 本篇博文旨在演示用于縮小根本原因范圍以及修復(fù)此問題的部分調(diào)試技巧。
在很多Vivado的高速接口的IP中,比如Ethernet、PCIe、SRIO的設(shè)置中,都會(huì)有個(gè)Shared Logic的頁面。可能很多同學(xué)并沒有很關(guān)注...
創(chuàng)建AXI Sniffer IP以在Vivado IP Integrator中使用教程
在某些情況下,通過嗅探 AXI 接口來分析其中正在發(fā)生的傳輸事務(wù)是很有用的。在本文中,我將為大家演示如何創(chuàng)建基本 AXI4-Lite Sniffer I...
在這篇新博文中,我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中,并對(duì) AXI4-Lite 接口進(jìn)行仿真。隨后,我們將在仿真波形窗口中講...
使用像ZYNQ這樣的SOC架構(gòu)的FPGA,開發(fā)難度比較大的,能熟練開發(fā)FPGA已經(jīng)很難了,ZYNQ需要硬件邏輯開發(fā),然后還要開發(fā)ARM。
在FPGA設(shè)計(jì)里,設(shè)計(jì)仿真完成RTL代碼設(shè)計(jì)后便是交給設(shè)計(jì)套件進(jìn)行綜合及布局布線。在綜合過程里,Vivado里提供的參數(shù)選項(xiàng)有點(diǎn)兒多,今天閑暇抽空梳理下。
Vivado使用技巧時(shí)鐘的基礎(chǔ)知識(shí)
波形(waveform)以列表的形式給出,表中包含上升沿和下降沿在周期中的絕對(duì)時(shí)間,以ns為單位;第一個(gè)上升沿對(duì)應(yīng)于第一個(gè)值,第一個(gè)下降沿對(duì)應(yīng)第二個(gè)值;...
在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計(jì)
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無線電平臺(tái),在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯(cuò)核(SD-FEC...
有時(shí)我們需要在設(shè)計(jì)網(wǎng)表的基礎(chǔ)上微調(diào)一下邏輯,這樣可以無需修改代碼,也無需重新做綜合,在設(shè)計(jì)調(diào)試中可以節(jié)省時(shí)間同時(shí)維持其他邏輯無任何改動(dòng)。
使用VIvado封裝自定IP并使用IP創(chuàng)建工程
在FPGA實(shí)際的開發(fā)中,官方提供的IP并不是適用于所有的情況,需要根據(jù)實(shí)際修改,或者是在自己設(shè)計(jì)的IP時(shí),需要再次調(diào)用時(shí),我們可以將之前的設(shè)計(jì)封裝成自定...
詳解Vivado時(shí)鐘的基礎(chǔ)知識(shí)
數(shù)字設(shè)計(jì)中,“時(shí)鐘”表示在寄存器間可靠地傳輸數(shù)據(jù)所需的參考時(shí)間。Vivado的時(shí)序引擎通過時(shí)鐘特征來計(jì)算時(shí)序路徑需求,通過計(jì)算裕量(Slack)的方法報(bào)...
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