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標(biāo)簽 > vivado
Vivado設(shè)計(jì)套件,是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計(jì)環(huán)境。包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級的工具,這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。
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如何調(diào)試設(shè)計(jì)中的時(shí)鐘域交匯問題
本篇博文中的分析是根據(jù)客戶真實(shí)問題撰寫的,該客戶發(fā)現(xiàn)即使時(shí)序已得到滿足的情況下,硬件功能仍出現(xiàn)錯誤。最后發(fā)現(xiàn),問題與時(shí)鐘域交匯 (Clock Domai...
硬件中存在DDR4校準(zhǔn)錯誤的調(diào)試方法與根本原因分析
本篇博文中的分析是根據(jù)真實(shí)客戶問題撰寫的,該客戶發(fā)現(xiàn)硬件中存在 DDR4 校準(zhǔn)錯誤,不同板以及不同構(gòu)建 (build) 之間出現(xiàn)的故障并不一致。本篇博文...
本篇博文中的分析是根據(jù)真實(shí)客戶問題撰寫的,該客戶發(fā)現(xiàn)在現(xiàn)場出現(xiàn)罕見的比特翻轉(zhuǎn), 本篇博文旨在演示用于縮小根本原因范圍以及修復(fù)此問題的部分調(diào)試技巧。
創(chuàng)建AXI Sniffer IP以在Vivado IP Integrator中使用教程
在某些情況下,通過嗅探 AXI 接口來分析其中正在發(fā)生的傳輸事務(wù)是很有用的。在本文中,我將為大家演示如何創(chuàng)建基本 AXI4-Lite Sniffer I...
在這篇新博文中,我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中,并對 AXI4-Lite 接口進(jìn)行仿真。隨后,我們將在仿真波形窗口中講...
使用像ZYNQ這樣的SOC架構(gòu)的FPGA,開發(fā)難度比較大的,能熟練開發(fā)FPGA已經(jīng)很難了,ZYNQ需要硬件邏輯開發(fā),然后還要開發(fā)ARM。
在FPGA設(shè)計(jì)里,設(shè)計(jì)仿真完成RTL代碼設(shè)計(jì)后便是交給設(shè)計(jì)套件進(jìn)行綜合及布局布線。在綜合過程里,Vivado里提供的參數(shù)選項(xiàng)有點(diǎn)兒多,今天閑暇抽空梳理下。
波形(waveform)以列表的形式給出,表中包含上升沿和下降沿在周期中的絕對時(shí)間,以ns為單位;第一個(gè)上升沿對應(yīng)于第一個(gè)值,第一個(gè)下降沿對應(yīng)第二個(gè)值;...
在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計(jì)
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無線電平臺,在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯核(SD-FEC...
有時(shí)我們需要在設(shè)計(jì)網(wǎng)表的基礎(chǔ)上微調(diào)一下邏輯,這樣可以無需修改代碼,也無需重新做綜合,在設(shè)計(jì)調(diào)試中可以節(jié)省時(shí)間同時(shí)維持其他邏輯無任何改動。
使用VIvado封裝自定IP并使用IP創(chuàng)建工程
在FPGA實(shí)際的開發(fā)中,官方提供的IP并不是適用于所有的情況,需要根據(jù)實(shí)際修改,或者是在自己設(shè)計(jì)的IP時(shí),需要再次調(diào)用時(shí),我們可以將之前的設(shè)計(jì)封裝成自定...
數(shù)字設(shè)計(jì)中,“時(shí)鐘”表示在寄存器間可靠地傳輸數(shù)據(jù)所需的參考時(shí)間。Vivado的時(shí)序引擎通過時(shí)鐘特征來計(jì)算時(shí)序路徑需求,通過計(jì)算裕量(Slack)的方法報(bào)...
等該例子工程跑完綜合,實(shí)現(xiàn),并產(chǎn)生bit文件之后,請將PDI文件加載到你的VPK120里面:
時(shí)序約束的目的就是告訴工具當(dāng)前的時(shí)序狀態(tài),以讓工具盡量優(yōu)化時(shí)序并給出詳細(xì)的分析報(bào)告。一般在行為仿真后、綜合前即創(chuàng)建基本的時(shí)序約束。Vivado使用SDC...
很對人在使用Vivado時(shí)喜歡使用多個(gè)約束文件對整個(gè)工程進(jìn)行約束,同時(shí)Vivado允許設(shè)計(jì)者使用一個(gè)或多個(gè)約束文件。雖然使用一個(gè)約束文件對于一個(gè)完整的編...
如何追溯同一時(shí)鐘域內(nèi)partial false path的來源
隨著設(shè)計(jì)復(fù)雜度和調(diào)用IP豐富度的增加,在調(diào)試時(shí)序約束的過程中,用戶常常會對除了自己設(shè)定的約束外所涉及的繁雜的時(shí)序約束感到困惑而無從下手。舉個(gè)例子,我的X...
2021-08-23 標(biāo)簽:TrueTCL集成設(shè)計(jì) 6252 0
在Vitis中把Settings信息傳遞到底層的Vivado
本篇文章來自賽靈思高級工具產(chǎn)品應(yīng)用工程師 Hong Han. 本篇博文將繼續(xù)介紹在Vitis中把Settings信息傳遞到底層的Vivado. 對于Vi...
Vivado設(shè)計(jì)流程分析 Vivado HLS實(shí)現(xiàn)OpenCV的開發(fā)流程
作者:Harvest Guo來源:Xilinx DSP Specilist 本文通過對OpenCV中圖像類型和函數(shù)處理方法的介紹,通過設(shè)計(jì)實(shí)例描述在vi...
2021-04-23 標(biāo)簽:fpga計(jì)算機(jī)視覺opencv 6082 0
Vivado中xilinx_courdic IP核的使用方法
由于Verilog/Vhdl沒有計(jì)算exp指數(shù)函數(shù)的庫函數(shù),所以在開發(fā)過程中可利用cordic IP核做exp函數(shù)即e^x值;但前提要保證輸入范圍在(-...
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