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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載41:Spartan
設(shè)計(jì)者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個(gè)或多個(gè)對(duì)象,或者單擊按鈕取消所有選...
FPGA設(shè)計(jì)中的約束文件有3類:用戶設(shè)計(jì)文件(.UCF文件)、網(wǎng)表約束文件(.NCF文件)以及物理約束文件(.PCF文件),可以完成時(shí)序約束、管腳約束以...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載45:Spartan
本節(jié)將簡(jiǎn)單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進(jìn)行邏輯調(diào)試與驗(yàn)證。先通過一個(gè)向?qū)hipScope核插入設(shè)計(jì)中,選擇待...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載44:Spartan
FloorPlanning 工具是PlanAhead 的一個(gè)組成部分,用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析,首先找到設(shè)計(jì)中的時(shí)序問題或者擁塞的問題,然后再通...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載43:Spartan
在ISE 中可以進(jìn)行時(shí)序分析,在PlanAhead 中同樣也可以進(jìn)行時(shí)序分析。下面介紹用PlanAhead 進(jìn)行時(shí)序分析的步驟。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載42:Spartan
可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead,然后在PlanAhead 中完成關(guān)鍵時(shí)鐘,以及相關(guān)聯(lián)的I/O 端口的分配。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載46:Spartan
我們知道,PicoBlaze微控制器只提供一個(gè)中斷輸入口,如果設(shè)計(jì)中需要多個(gè)中斷,可以在FPGA中用邏輯實(shí)現(xiàn)。
Xilinx FPGA 嵌入式系統(tǒng)程序引導(dǎo)和啟動(dòng)的流程
這篇blog想弄清楚FPGA上電配置后程序引導(dǎo)和啟動(dòng)的整個(gè)流程是怎么樣的,不是談?wù)撊绾尉帉慴ootloader。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載50:Spartan
1. PICOBLAZE 嵌入式系統(tǒng),包括1 個(gè)8 位的方波輸出口,一個(gè)驅(qū)動(dòng)兩位7 段LED 的輸出口,一個(gè)時(shí)鐘輸入和一個(gè)中斷輸入。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載49:Spartan
通常情況下,如果對(duì)性能要求不是太高,最好是讓PicoBlaze在低頻下工作,因?yàn)樗幚淼耐庠O(shè)一般為低速設(shè)備,例如,串行通信,按鍵等。另外,低頻工作也會(huì)...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載48:Spartan
PicoBlaze微控制器實(shí)際上包含兩個(gè)部分,分別是內(nèi)核KCPSM3 和指令存儲(chǔ)器ROM。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載47:Spartan
PicoBlaze微控制器支持最大256個(gè)輸入口和256 個(gè)輸出口,PicoBlaze與輸入和輸出有關(guān)的信號(hào)在“PicoBlaze微控制器接口信號(hào)”部分...
Virtex6 GTX設(shè)計(jì)總結(jié):預(yù)加重、均衡、輸出振幅的值
在Xilinx的Virtex6 FPGA中,GTX作為一種低功耗的吉比特收發(fā)器,配置靈活,功能強(qiáng)大,并與FPGA內(nèi)部的其他邏輯資源緊密聯(lián)系,可用于實(shí)現(xiàn)多...
Nexys3學(xué)習(xí)手記6:ClockingWizard探秘
這一節(jié),我們首先會(huì)來了解下Nexys3上的主角兒XC6SLX16(Spartan-6家族)的時(shí)鐘資源,當(dāng)然不會(huì)照搬ug382.pdf(建議大家去瀏覽一遍...
2017-02-11 標(biāo)簽:XilinxClockingWizardNexys3PLL 3810 0
Nexys3學(xué)習(xí)手記5:流水燈在線運(yùn)行
在進(jìn)行第一個(gè)工程實(shí)例前,順便提一下設(shè)計(jì)工具相關(guān)資源的獲取。從特權(quán)同學(xué)接觸的幾家FPGA開發(fā)工具來看,Xilinx在這方面做得應(yīng)該算是最人性化的了,其設(shè)計(jì)...
Nexys3學(xué)習(xí)手記2:建立自己的開發(fā)環(huán)境
接過Nexys3時(shí),本以為能夠提供一張資料光盤,結(jié)果大失所望,除了靜電袋里一塊精致的電路板,就只有一條用于供電和下載的USB連接線和兩張活頁。
FPGA設(shè)計(jì)全流程:ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫的目錄在編譯庫之前,最好先建立一個(gè)目錄(事實(shí)上必須建立一個(gè)目錄),步驟如下
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)Xilinx 1357 0
上一篇寫了基于Xilinx FPGA的通用信號(hào)發(fā)生器的案例,反響比較好,很多朋友和我探討相關(guān)的技術(shù),其中就涉及到信號(hào)的采集,為了使該文更有血有肉,我在寫...
基于System Generator的FPGA開發(fā)總結(jié)
前一陣一直在忙,所以沒有來得及寫博文。弄完雜七雜八的事情,又繼續(xù)FPGA的研究。使用Verilog HDL語言和原理圖輸入來完成FPGA設(shè)計(jì)的方法都試驗(yàn)...
借助Intel i7 處理器和 Xilinx FPGA實(shí)現(xiàn)的開放式毫米波測(cè)試平臺(tái)
美國(guó)國(guó)家儀器公司(NI)和德國(guó)德累斯頓工業(yè)大學(xué)開展合作,通過世界上第一臺(tái)開放式毫米波測(cè)試平臺(tái)來拓展德累斯頓5G實(shí)驗(yàn)室(D5GL),該測(cè)試平臺(tái)能實(shí)時(shí)處理超...
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