根據多項濾波器組理論和Matlab程序仿真的結果，在FPGA內部實現(xiàn)寬帶信號的信道化。中頻化的信號通過變壓器經AD采集后輸出差分數(shù)據。由圖 2數(shù)字信道化接收機實現(xiàn)框圖可知，在0～200 MHz的范圍內均勻信道化成16個信道，因此需要對數(shù)據進行16/2即8倍的抽取，又由于100～200 MHz是0～100 MHz的鏡像，所以8信道是0信道的一個延遲，9信道是1信道的一個延遲，以此類推，15信道是7信道的一個延遲。所以經過抽取的數(shù)據將出現(xiàn)50%的覆蓋，在FPGA內部的實現(xiàn)方法如圖7所示。

圖7中每個單元為10位的D觸發(fā)器，第一級采用一個時鐘clk8x，第二和第三級采用時鐘clk1x，即為第一級時鐘的8分頻，時鐘的分頻和相位設置可以通過FPGA內部的PLL設置。

根據圖2，抽取到的數(shù)據需要濾波，根據多項濾波理論，抽取后的每個信道需要和原型低通濾波器的系數(shù)做卷積。由圖4可知該FIR濾波器的特性，根據 Matlab計算得到該濾波器的96階系數(shù)，經過8倍抽取和2倍內插補0，生成16×12的矩陣。得到的矩陣的每一行作為相應信道的卷積系數(shù)，卷積的實現(xiàn)過程如圖8所示。

圖8中第一級的模塊為10位的D觸發(fā)器，第二級為乘法器，第三級為加法器，每一級的時鐘采用相同的時鐘。

由于多項濾波結構的特性，每個信道卷積后需要做并行的FFT計算，所以不能使用QuartusⅡ自帶的IP核FFT模塊，因為其自帶FFT模塊是串行計算的，而且最小支持64點的計算。

FFT的程序編寫由復數(shù)乘法器和D觸發(fā)器組成，這里用到16點的FFT有4級，每一級都要舍位保留一位符號位，因為無限制的保留數(shù)據位會造成FPGA的資源不夠，所以不僅需要通過計算調整舍位，還要確保精度。

圖9和圖10顯示了A/D采集到的數(shù)據和信道化后的數(shù)據。

圖9為矢量信號源發(fā)生器產生的在第0個信道上的正弦信號，顯示的是經過A/D采集后FPGA讀取到的數(shù)字信號用SignalTapⅡ顯示。

4 結論

文中給出寬帶信道化接收機在Matlab環(huán)境下的算法和精度仿真，驗證了算法的可行性。并根據軟件無線電思想搭建信道化接收機硬件平臺，實現(xiàn)了寬帶信號的信道化，實現(xiàn)了對0～100 MHz頻率范圍的中頻信號8信道的數(shù)字信道化。根據仿真結果和實際硬件測量得到的結果，表明該信道化接收機具有良好的檢測能力，也證明寬帶信道化接收機的在非協(xié)作通信中的檢測能力和應用意義。