很久以前人們便預(yù)測，未來的設(shè)計(jì)與測試會相互結(jié)合--在完整的系統(tǒng)設(shè)計(jì)流程中，這兩種一向井水不犯河水的功能會整合在一起。只要納入符合設(shè)計(jì)的測??試定義與操作，整合兩者的好處可說是顯而易見，不僅能縮短上市時間，還可以提高整體品質(zhì)。這些測試臺可于系統(tǒng)設(shè)計(jì)流程中重復(fù)使用，因其包含模擬、操作，以至于最終系統(tǒng)部署等步驟。

為整合設(shè)計(jì)與測試，尤其是針對射頻(RF)通信等較為復(fù)雜的功能，系統(tǒng)設(shè)計(jì)軟件與所選語言必須能同時針對測試與操作，在整個設(shè)計(jì)周期中有效運(yùn)作。

一般而言，用于模擬/設(shè)計(jì)系統(tǒng)的工具與技術(shù)不同于運(yùn)用在操作系統(tǒng)的工具與技術(shù)。此外，設(shè)計(jì)/操作專用的工具和語言也不同于測試工具和語言。這樣一來，便需要不同的團(tuán)隊(duì)，各有各的職責(zé)與工具，所以不僅會提高溝通的難度，也會因此降低設(shè)計(jì)與測試中重復(fù)使用程序碼的流暢度。

以上這些情況都會有損設(shè)計(jì)/測試相互整合的好處，因此理想的系統(tǒng)設(shè)計(jì)軟件一定要提供可同時用于模擬、操作、測試的單一語言，并且盡量重復(fù)使用所有的設(shè)計(jì)函式與相位。

傳統(tǒng)做法枝節(jié)橫生

一般來說，如果特定工具能同時用于設(shè)計(jì)流程的各種相位與函式，是因?yàn)檫@種工具會盡量減少每個相位與函式間的阻礙，而非建立通用的環(huán)境和語言。例如，在新興RF通信標(biāo)準(zhǔn)的開發(fā)流程中，通信系統(tǒng)設(shè)計(jì)專家可能會僅以運(yùn)算式與數(shù)學(xué)的角度出發(fā)，進(jìn)而制作模型并模擬通信串流。

如要測試此模型，設(shè)計(jì)人員可能會建置自己的測試臺，但假若是針對業(yè)界標(biāo)準(zhǔn)的通信協(xié)定，就可能會重復(fù)使用合格的測試臺。一旦能符合設(shè)計(jì)函式，設(shè)計(jì)就算告一個段落，操作團(tuán)隊(duì)會接手運(yùn)算式，并且動手將數(shù)學(xué)運(yùn)算式編譯成操作運(yùn)算式，這時通常會根據(jù)相關(guān)的執(zhí)行需求來決定該使用ANSI C或硬體描述語言(HDL)(圖1)。

圖1 「V」程序圖通常用來代表理想的設(shè)計(jì)、操作、測試流程。在整個「V」程序圖中一律使用某種系統(tǒng)設(shè)計(jì)語言，這樣做不僅能有效重復(fù)運(yùn)用相關(guān)知識和運(yùn)算式，也可以減少編譯錯誤，同時縮短發(fā)現(xiàn)錯誤并加以修正的時間。

此外，測試臺本身也須要經(jīng)過編譯。這項(xiàng)工作需要另一個不同職能的團(tuán)隊(duì)負(fù)責(zé)，而且編譯過程中如果出現(xiàn)任何遺漏，經(jīng)常會造成新的錯誤，也可能會縮小測試范圍。如果初始編譯層不夠復(fù)雜，就必須從頭設(shè)計(jì)或什至?xí)l(fā)現(xiàn)其他操作錯誤，讓整個情況雪上加霜。設(shè)計(jì)運(yùn)算式無法銜接操作流程，會進(jìn)一步延緩發(fā)現(xiàn)錯誤并加以修正的時程。

為緩和這類問題，許多工具都加入自動產(chǎn)生程序碼的步驟，進(jìn)而提高模擬程序碼編譯成ANSI C或HDL的速度。雖然這么做有助于加速遷移至處理器或現(xiàn)場可編程閘陣列(FPGA)，卻無法避免系統(tǒng)部署與除錯等需求，這必須交由熟悉ANSI C或HDL的人員負(fù)責(zé)；即便原始設(shè)計(jì)并不完美，但自動產(chǎn)生的程序碼可能也有某種缺陷。

圖形化軟件提供單一工具方法

市面上有眾多的系統(tǒng)軟件，以產(chǎn)品時程的觀點(diǎn)來看，圖形化軟件所提供的成效可以大幅協(xié)助工程師縮短測試時間，以美商國家儀器(NI)LabVIEW系統(tǒng)設(shè)計(jì)軟件為例，此軟件提供全然不同的選擇，通信設(shè)計(jì)人員可在制作通信串流模型與直接操作測試臺時一并使用。如果系統(tǒng)設(shè)計(jì)人員對設(shè)計(jì)與測試成果感到滿意，即可將設(shè)計(jì)運(yùn)算式直接用于處理器或FPGA以便進(jìn)行操作。

從早期探索性質(zhì)的設(shè)計(jì)階段開始，一直到最終的操作階段，系統(tǒng)設(shè)計(jì)人員都能使用相同的環(huán)境、運(yùn)算式、除錯與測試方法。這樣一來，即可有效重復(fù)使用相關(guān)知識和運(yùn)算式，也可以減少編譯錯誤，同時縮短發(fā)現(xiàn)錯誤并加以修正的時間。

至于純函式的數(shù)字信號處理(DSP)類型運(yùn)算式，系統(tǒng)設(shè)計(jì)人員可以超高速度操作運(yùn)算式并加以除錯，這是連續(xù)時域模擬方式所望塵莫及的。至于針對FPGA的設(shè)計(jì)模擬，還能進(jìn)一步突顯這項(xiàng)好處。

提供RF通信設(shè)計(jì)測試彈性

針對RF應(yīng)用整合設(shè)計(jì)與測試的議題，通信設(shè)計(jì)也為這種趨勢帶來某種程度的復(fù)雜問題。最重要的是，若要測試RF接收器，必須先建置傳輸器，如果想測試傳輸器，又得先建置接收器。

一般來說，這些測試器的信號與測量特性必須勝過設(shè)計(jì)本身的相關(guān)特性。此外，RF通信方法與標(biāo)準(zhǔn)日新月異，因此測試器的彈性與速度也必須與時俱進(jìn)。所以就RF領(lǐng)域而言，理想的測試儀器必須能快速重復(fù)使用傳輸/接收DSP表達(dá)式，同時具有最優(yōu)異的性能與彈性(圖2)。