摘 要： 結(jié)合ARM操作靈活和FPGA實時處理的優(yōu)點，提出采用ARM+FPGA結(jié)構(gòu)驅(qū)動高分辨率RGB888液晶顯示屏。ARM接口豐富、操作靈活可以滿足客戶操作方便的需求；FPGA模塊采用FPGA+DDR形式，數(shù)據(jù)存取速度達到400 MB/s可以滿足畫面刷新速度較快的需求；FPGA操作DDR方式采用雙端口64 bit模式,設計32 bit數(shù)據(jù)讀取寬度,實現(xiàn)RGB888數(shù)據(jù)無失真顯示。通過ARM處理器LPC1788和Xilinx公司XC6SLX9硬件平臺搭建形成產(chǎn)品,在很大程度上滿足了工業(yè)液晶顯示市場的需求。

傳統(tǒng)工業(yè)液晶顯示方案一般采用ARM結(jié)構(gòu)[1]，即ARM響應用戶操作的同時又驅(qū)動液晶顯示屏，實現(xiàn)人機交互操作。隨著工業(yè)液晶顯示的不斷提高，高分辨率顯示屏應用于工業(yè)場合,傳統(tǒng)ARM方案驅(qū)動高分辨率顯示屏已力不從心，操作反應遲鈍、刷屏速度慢、顯示效果差等缺點暴露出來。為解決上述缺點，本文給出一種ARM+FPGA結(jié)構(gòu)驅(qū)動高分辨率液晶顯示設計方案。

1 方案設計及工作原理

本文方案架構(gòu)如圖1所示，主要分為ARM操作處理和FPGA接收顯示數(shù)據(jù)兩大部分，其核心是用FPGA取代ARM內(nèi)部顯示緩沖區(qū)，提高ARM處理速度的同時，將ARM顯示數(shù)據(jù)寬度由16 bit提升到32 bit，從整體上提升工業(yè)液晶顯示器性能。

1.1 ARM操作處理
ARM操作處理結(jié)構(gòu)如圖2所示。畫面信息通過人機交互接口和MCU下載到NAND Flash中,需要顯示時，MCU將畫面讀出,根據(jù)要求送出需要顯示的數(shù)據(jù)至FPGA。為達到高畫質(zhì)、刷屏速度快的效果，NAND Flash及SDRAM采用32 bit數(shù)據(jù)寬度的設計，MCU內(nèi)部處理使用32 bit模式，需要顯示的數(shù)據(jù)直接送出32 bit。

1.2 FPGA接收顯示數(shù)據(jù)
FPGA操作處理結(jié)構(gòu)如圖3所示。FPGA主要完成以下任務：根據(jù)液晶顯示時序產(chǎn)生讀寫顯示控制部分；將接收的數(shù)據(jù)存儲到DDR中；從DDR中讀取需要顯示的數(shù)據(jù)，將需要顯示的數(shù)據(jù)轉(zhuǎn)換為LVDS信號格式，輸出驅(qū)動液晶顯示屏。

1.2.1讀寫顯示控制單元設計
根據(jù)液晶顯示時序設計讀寫顯示控制單元。各種液晶顯示屏雖然時序有差異，但原理[2]相同,如圖4所示，包括顯示時鐘DCLK、顯示數(shù)據(jù)RGB_data、場頻Vs、行頻Hs、場消隱和行消隱，只要滿足以上條件即可驅(qū)動顯示屏。在行消隱期間將每行需要顯示的數(shù)據(jù)從DDR中讀取到讀FIFO中用于該行的顯示，完成每行的讀操作后將寫FIFO中數(shù)據(jù)存儲到DDR中。

1.2.2 LVDS信號設計
LVDS信號中傳輸?shù)臄?shù)據(jù)是按照LVDS信號格式排列顯示的，LVDS信號設計就是將需要顯示的RGB888數(shù)據(jù)、DE使能信號和時鐘信號轉(zhuǎn)換為圖5所示的LVDS信號格式[3]。

2 硬件設計

硬件設計主要分為ARM硬件設計模塊和FPGA硬件設計模塊。

2.1 ARM硬件設計
ARM硬件設計部分主要由ARM芯片1788、4片8 bit NAND Flash存儲芯片及兩片16 bit SDRAM組成，如圖6所示。LPC1788通過并口、串口或者USB接口接收畫面信息，經(jīng)過處理預先存儲到NAND Flash中；根據(jù)用戶需求再從NAND Flash中讀取將要顯示的畫面信息,同時配合SDRAM操作,將需要顯示的畫面送至FPGA硬件設計模塊，進行下一步驅(qū)動顯示屏操作。

2.2 FPGA硬件模塊設計
FPGA硬件設計模塊主要由一片Xilinx公司的XC6SLX9芯片和一片鎂光公司的MT46V32M16-5B組成，如圖7所示。在XC6SLX9內(nèi)部需要設計的硬件結(jié)構(gòu)包括:接收LPC1788送出的需要顯示的數(shù)據(jù);從MT46V32M16-5B中讀取顯示數(shù)據(jù)轉(zhuǎn)換至LVDS驅(qū)動顯示屏。

為方便處理，保證系統(tǒng)穩(wěn)定可靠，F(xiàn)PGA芯片XC6SLX9內(nèi)部時鐘資源分配如圖8所示。外部時鐘40 MHz輸入到FPGA內(nèi)部時鐘鎖相環(huán),經(jīng)設計分別輸出200 MHz至MT46V32M16-5B；80 MHz至DDR操作控制單元、寫FIFO的讀時鐘和讀FIFO的寫時鐘；400 MHz至LVDS信號產(chǎn)生模塊的同時，經(jīng)7分頻輸出57.14 MHz至讀FIFO中的讀時鐘。其中,寫FIFO的寫時鐘來自LPC1788的MCU_CLK。