正12V轉(zhuǎn)負(fù)12V電路
本電路采用TPS5340降壓芯片。
圖1顯示了一款精簡(jiǎn)型降壓—升壓電路，以及電感上出現(xiàn)的開(kāi)關(guān)
2010-02-21 15:11:18
12601 
單脈沖電壓正向峰值保持電路
電路的功能
這是一種保持模擬信號(hào)電
2010-05-05 12:02:124827 
本篇主要介紹邏輯互連中的一些具有特殊功能的互連。這些特殊功能包括總線保持、串聯(lián)阻尼電阻、熱插拔等。 1、總線保持(Bus Hold) 假設(shè)初始狀態(tài)為輸入端和輸出端均為高電平，反饋電路沒(méi)有電流
2020-12-20 12:02:069615 
二進(jìn)制中的兩個(gè)數(shù)字0和1稱為位(bit, 是二進(jìn)制數(shù)字binary digit的縮寫(xiě))。在數(shù)字電路中，使用兩個(gè)不同的電平表示這兩個(gè)位。一般情況下，1 用高電平表示，0用低電平表示，這種邏輯體制稱為正邏輯。
2024-02-04 16:54:093034 
各位大俠，現(xiàn)在需要檢測(cè)保持一個(gè)幾十ns的脈沖峰值，峰值大概在10mV左右（如果太小可以增大到幾百mV），如下圖所示。目前看了使用比較器的高速峰值保持電路，請(qǐng)問(wèn)使用該電路能達(dá)到10ns的峰值檢測(cè)保持嗎？器件該怎么選擇？或者有沒(méi)有使用峰值檢波IC或者其他的方案可以選擇？希望各位指教。
2016-11-01 19:47:06
小弟最近正在搞一個(gè)高速窄脈沖峰值保持的電路，信號(hào)的上升沿>2ns，峰值在1V到2V之間，根據(jù)資料搭出了一個(gè)電路，但是峰值保持的電壓不對(duì)，不知道問(wèn)題出在哪里?，F(xiàn)在問(wèn)題是上升沿為5ns時(shí)，峰值1V
2015-12-15 20:32:20
想要保持探測(cè)器輸入的窄脈沖信號(hào)的峰值，輸入脈沖寬度大概10ns，重頻幾十Hz，要實(shí)現(xiàn)峰值保持時(shí)間為幾毫秒，該使用哪種峰值保持電路設(shè)計(jì)，電壓型峰值保持電路能達(dá)到要求嗎？
2016-07-28 16:48:45
在網(wǎng)上找到了一個(gè)峰值保持LED電平表的圖紙，但用萬(wàn)能板做了個(gè)就是沒(méi)能正常工作，如下圖，希望哪個(gè)高手能指點(diǎn)下圖紙有沒(méi)有錯(cuò)誤
2018-02-25 17:26:58
正峰值檢波AGC電路
2009-09-11 00:48:43
，下面以邏輯器件的功能、工藝特點(diǎn)和邏輯電平等方法來(lái)進(jìn)行簡(jiǎn)單描述。 ：TTL和CMOS器件的功能分類(lèi)按功能進(jìn)行劃分，邏輯器件可以大概分為以下幾類(lèi)： 門(mén)電路和反相器、選擇器、譯碼器、計(jì)數(shù)器、寄存器、觸發(fā)器、鎖
2009-04-12 12:03:33
必須要求輸入高電平> Vih，輸入低電平<Vil，而如果輸入電平在閾值上下，也就是Vil～Vih這個(gè)區(qū)域，電路的輸出會(huì)處于不穩(wěn)定狀態(tài)。對(duì)于一般的邏輯電平，以上參數(shù)的關(guān)系如下
2008-06-24 09:38:52
OPA615
按手冊(cè)中圖48設(shè)計(jì)電路，hold control端一直接高電平，輸入1.5us正脈沖，電容上有600mv的門(mén)檻電壓，只有當(dāng)脈沖峰值超過(guò)600mv時(shí)才能看到脈沖，電壓輸出端有1v的門(mén)檻
2024-08-16 12:17:47
我用opa860芯片做峰值保持電路，輸入為10ns的脈沖信號(hào)，我在論壇里看到有類(lèi)似的帖子，并且按照上面的電路原理圖用Tina仿真，仿真結(jié)果是能夠?qū)崿F(xiàn)峰值保持電路功能的。并且設(shè)計(jì)了電路板，調(diào)試了很久
2024-08-01 07:46:08
PIN模塊：如果選擇正或負(fù)，IOC總是設(shè)置為兩者。注意：如果使用PLL，系統(tǒng)時(shí)鐘給出大于推薦值（20MHz）的警告。
2020-05-04 18:19:59
最近做峰值保持電電路，用了一個(gè)峰值保持芯片PKD01發(fā)現(xiàn)峰值保不住，輸出到Vmax后會(huì)慢慢下降，我并沒(méi)有發(fā)復(fù)位信號(hào)。
2014-09-04 08:44:10
電路原理圖就是芯片手冊(cè)里的，仿真用orcad。有幾個(gè)問(wèn)題，謝謝指導(dǎo)~
1.輸入負(fù)脈沖信號(hào)，放置二極管1N4148，control端一直接正電壓即一直處于跟隨狀態(tài)。保持峰值結(jié)果如下圖，紅色是脈沖
2024-09-10 06:41:11
最近在做一個(gè)基于OPA615的峰值檢測(cè)模塊，用的是數(shù)據(jù)手冊(cè)上的電路圖，但是調(diào)試過(guò)后，發(fā)現(xiàn)有問(wèn)題：輸出的波形形式是正確的，就是在HOLD腳高電平時(shí)為采樣，低電平時(shí)為保持，頻率也是和七腳脈沖頻率相同
2024-09-12 07:36:02
最近看了不少關(guān)了這種電路的圖，其中好幾個(gè)都選擇的是有極電解電容但我很奇怪的是，如果選擇有極電容時(shí)候，就比如右半邊來(lái)說(shuō)，到底選擇左正右負(fù)？還是左負(fù)右正呢？因?yàn)閯傞_(kāi)始時(shí)候電流走向是1的線路，也說(shuō)是需要左
2020-01-23 18:50:38
本帖最后由 gk320830 于 2015-3-9 15:55 編輯
本例中的電路可將負(fù)脈沖轉(zhuǎn)換為正脈沖。盡管這個(gè)任務(wù)看似簡(jiǎn)單，但負(fù)脈沖的幅度為-5V~-2V。按照不同應(yīng)用要求，正脈沖也需要
2011-10-14 17:19:21
如何將開(kāi)關(guān)的開(kāi)/斷狀態(tài)轉(zhuǎn)變成Arduino能夠讀取的高/低電平。解決的辦法是通過(guò)上 /下拉電阻，按照電路的不同通常又可以分為正邏輯（Positive Logic）和負(fù)邏輯（Inverted Logic）兩種...
2022-01-17 08:35:42
性，系統(tǒng)電源為負(fù)極性。兩個(gè)電路都利用NPN晶體管將比較器的輸出電平偏移VBE (R5 + R4)/R5 ≈ 4.5V (對(duì)于單相輸出，可以選擇單輸出比較器)。圖3. 該電路把負(fù)脈沖輸出轉(zhuǎn)換成正脈沖輸出
2020-11-23 09:36:51
180°反相，但這個(gè)反相并不影響器件的功能?！ ∵@是一款簡(jiǎn)單而快速的電平轉(zhuǎn)換電路，可以將輸入時(shí)鐘調(diào)節(jié)為適應(yīng)正、負(fù)電壓電平?！ ?b class="flag-6" style="color: red">電平轉(zhuǎn)換電路包括快速切換的晶體管Q1和Q2.用戶選擇電平轉(zhuǎn)換為高和轉(zhuǎn)換為低
2018-11-29 17:01:56
如圖，在multsim上仿真峰值保持電路，用模擬開(kāi)關(guān)控制放電。仿真出來(lái)在模擬開(kāi)關(guān)放電結(jié)束的時(shí)刻，C4上出現(xiàn)負(fù)電平，不知道是什么引起的。由于C點(diǎn)出現(xiàn)負(fù)電平，反饋到運(yùn)放1的反向端后會(huì)使得B點(diǎn)輸出高電平，繼而使二極管D1導(dǎo)通，C4又被充電了。搜了很多相關(guān)帖子都沒(méi)看到有人講過(guò)這里的問(wèn)題。
2019-11-25 19:44:09
我找了一些電路圖，仿真結(jié)果都不理想。大神們，有做過(guò)的嗎100M及以下的頻率都可以進(jìn)行峰值保持。
2021-05-25 17:47:46
需要選擇一款帶寬在2MHz以上、采樣率在20MSPS、位數(shù)最好是16位的高速ADC,對(duì)于有正有負(fù)的正弦脈沖信號(hào)應(yīng)選擇怎樣的ADC進(jìn)行采樣？
2023-12-21 07:40:09
我的峰值保持電路無(wú)法保持峰值，有大佬可以幫我看看問(wèn)題出在哪里了嗎。
2025-05-16 10:23:14
這是一款簡(jiǎn)單而快速的電平轉(zhuǎn)換電路，可以將輸入時(shí)鐘調(diào)節(jié)為適應(yīng)正、負(fù)電壓電平。upg4hw電平轉(zhuǎn)換電路包括快速切換的晶體管Q1和Q2。用戶選擇電平轉(zhuǎn)換為高和轉(zhuǎn)換為低，這是直流偏置電壓，連接到晶體管的射極
2013-09-30 17:02:18
復(fù)位引腳保持低電平邏輯以觸發(fā)MCU復(fù)位需要多長(zhǎng)時(shí)間？
2025-08-21 06:01:41
需要選擇一款帶寬在2MHz以上、采樣率在20MSPS、位數(shù)最好是16位的高速ADC,對(duì)于有正有負(fù)的正弦脈沖信號(hào)應(yīng)選擇怎樣的ADC進(jìn)行采樣？附件print_26.bmp2.3 MB
2018-10-26 09:33:24
正30~負(fù)50db電平表測(cè)量?jī)x電路及制作
2009-04-14 10:19:56
4 妙用邏輯電平測(cè)試筆電路及制作
2009-04-14 10:24:017 1、門(mén)電路2、高低電平與正負(fù)邏輯高電平為1，低電平為0稱為正邏輯高電平為0，低電平為1稱為負(fù)邏輯3、分立元件門(mén)電路和集成門(mén)電路2. 2 二極管和三極管的開(kāi)
2009-07-15 18:49:290 幾種常用邏輯電平電路的特點(diǎn)及應(yīng)用
幾種常用邏輯電平電路的特點(diǎn)及應(yīng)用
標(biāo)簽/分類(lèi)：
在通用的電子器件設(shè)備中，TTL和CMOS電路的應(yīng)用非常廣泛。但
2007-08-21 15:34:591804 
正峰值
2008-06-16 20:59:483269 
電壓脈沖峰值保持電路
2008-10-20 08:28:214220 
邏輯電平控制25W電燈電路
2009-01-21 01:32:573412 
邏輯電平開(kāi)關(guān)電路如圖所示實(shí)驗(yàn)臺(tái)右下方設(shè)有8個(gè)開(kāi)關(guān)K7～K0，開(kāi)關(guān)撥到“1”位置時(shí)開(kāi)關(guān)斷開(kāi)，輸出高電平。向下打到“0”位置時(shí)開(kāi)關(guān)接通，輸出低電平。電路中
2009-03-25 09:29:176749 
負(fù)峰值檢波器電路圖
2009-03-28 09:16:421423 
負(fù)峰值檢波器原理圖
2009-03-28 09:17:061906 
正峰值檢波器電路圖
2009-03-28 09:24:031619 
正峰值檢波AGC電路圖
2009-04-01 21:44:131783 
負(fù)-正電源邏輯電平轉(zhuǎn)換器電路圖
2009-04-02 09:19:431633 
峰值電平指示器電路圖
2009-04-02 09:36:222186 
正輸入負(fù)輸出電荷泵電路圖
2009-04-03 08:42:471370 
峰值的檢測(cè)與保持電路圖
2009-04-09 09:25:223624 
邏輯電平測(cè)量器電路圖
2009-04-09 22:07:43948 
邏輯電平測(cè)量器電路圖
2009-04-09 22:09:17714 
簡(jiǎn)單的邏輯電平變換電路
2009-04-10 10:08:28811 
低漂移峰值保持電路
2009-04-11 10:45:271320 
數(shù)字式峰值取樣保持電路
2009-04-11 10:51:131094 
正12v變負(fù)8v電路圖
2009-04-13 08:58:072460 
正15v變負(fù)24v電路圖
2009-04-13 08:58:341291 
正變負(fù)穩(wěn)壓電源電路圖
2009-04-13 08:59:231640 
用運(yùn)算放大器構(gòu)成的正、負(fù)穩(wěn)壓電源電路圖
2009-04-14 10:57:441175 
音響邏輯電平探頭電路圖
2009-05-19 13:46:38662 
檢測(cè)高、低電平的邏輯探頭電路圖
2009-05-19 14:03:531964 
脈沖峰值保持電路圖
2009-06-20 11:15:381600 
邏輯電平變換器電路圖
2009-07-03 13:08:04734 
正峰值保持電路圖
2009-07-15 16:45:361019 
峰值保持2電路圖
2009-07-17 11:37:46614 
峰值保持電路圖
2009-07-17 11:38:081977 
高速峰值保持電路圖
2009-07-17 11:38:311082 
Positive-peak detector正峰值檢知器電路:
2009-10-22 09:55:461504 
Negative-peak detector負(fù)峰值檢知器電路:
2009-10-22 09:56:092051 
正、負(fù)雙電壓輸出電路
2009-12-08 08:56:395083 
正的邏輯探針電路,Logic Probe Plus
This project is based on a probe logic states, capable of measuring levels fr
2010-04-11 09:24:332355 
可用于同步檢波的正/負(fù)極性切換電路
電路的功能
相位正、反相轉(zhuǎn)換電路用于CR充放電振
2010-05-04 11:06:021248 
窄脈沖高速峰值保持電路
電路的功能
“6-6”介紹的峰值保持電路，
2010-05-05 13:55:242168 
3路模擬輸入“或”峰值選擇電路
電路的功能
本電路是一種輸入單極
2010-05-05 15:30:231097 
圖中所示是用W611和W616正,負(fù)集成穩(wěn)壓器組成的正,負(fù)穩(wěn)壓電路的應(yīng)用電路.當(dāng)需要正,負(fù)兩組穩(wěn)壓電源時(shí),可以用W611
2010-10-17 12:49:311943 
為滿足能譜分析中多道脈沖幅度分析器A/D轉(zhuǎn)換的要求，設(shè)計(jì)了一種高速脈沖峰值保持電路。以高速電壓比較器LM311、采樣/保持芯片LF398作為主要器件，具有幅度判別、波形采樣、峰值保
2012-06-28 17:16:15639 邏輯電平設(shè)計(jì)，個(gè)人收集整理了很久的資料，大家根據(jù)自己情況，有選擇性的下載吧~
2015-10-28 09:25:2444 介紹了一種以采樣/ 保持器L F398 芯片為主要器件的峰值保持電路。該電路具有結(jié)構(gòu)簡(jiǎn)單、調(diào)試方便、性能優(yōu)良等優(yōu)點(diǎn)可廣泛應(yīng)用于各種脈沖分析系統(tǒng)。
2016-03-16 14:48:35140 摘要 ：本文介紹了一種以采樣/ 保持器 L F398 芯片為主要器件的峰值保持電路。該電路具有結(jié)構(gòu)簡(jiǎn)單、調(diào)試方便、性能優(yōu)良等優(yōu)點(diǎn) ，可廣泛應(yīng)用于各種脈沖分析系統(tǒng)。
2017-11-04 10:07:3528647 
介紹常用的幾種邏輯電平，然后給出其與光模塊的接口電路。 TTL 電路的電平就叫 TTL 電平，CMOS 電路的電平就叫 CMOS 電平。 TTL 集成電路的全名是晶體管-晶體管邏輯集成電路（Transistor-Transistor Logic），標(biāo)準(zhǔn) TTL 輸入高電平最小 2V，輸出高電平
2017-11-06 16:50:08100 關(guān)鍵詞：SMP04 , 檢波電路 如圖所示為由SMP04與運(yùn)放構(gòu)成的具有保持控制的正、負(fù)峰值檢波電路。放大器A用于正峰值檢波，放大器B用于負(fù)峰值檢波。假定SMP04內(nèi)部采樣保持開(kāi)關(guān)閉合，當(dāng)正輸入電壓
2019-01-28 18:38:012061 峰值電壓采樣保持電路：峰值電壓采樣保持電路如圖12-50所示。峰值電壓采樣保持電路南一片采樣保持器芯片LF398和一塊電壓比較器LM311構(gòu)成。LF398的輸出電壓和輸入電壓通過(guò)LM3J1進(jìn)行比較t當(dāng)U．》Uo時(shí)．
2020-01-21 17:21:0017745 
邏輯信號(hào)電平測(cè)試器電路由五部分組成：輸入電路、邏輯狀態(tài)判斷電路、音響電路、發(fā)音電路和電源。
2020-03-09 15:25:567298 
常見(jiàn)的單端邏輯電平及電路符號(hào)綜述
2021-09-10 15:30:021 由于各種邏輯電平的輸入、輸出電平標(biāo)準(zhǔn)不一致,所需的輸入電流、輸出驅(qū)動(dòng)電流也不同,為了使不同邏輯電平能夠安全、可靠地連接,邏輯電平匹配將是電路設(shè)計(jì)中必須考慮的問(wèn)題。
2022-11-10 10:01:5417496 為了精簡(jiǎn)電路 電器中會(huì)用到邏輯電平代替復(fù)雜的接線 他們都是如何設(shè)計(jì)的呢？ CMOS器件與TTL器件? ? CMOS電平與TTL電平 ? 如何利用MOS管實(shí)現(xiàn)雙向電平轉(zhuǎn)換 ? 什么是LVDS電平
2022-12-14 11:36:071241 自TTL和5V CMOS成為邏輯電路的主要標(biāo)準(zhǔn)以來(lái)，電子設(shè)計(jì)發(fā)生了很大變化?，F(xiàn)代電子系統(tǒng)的日益復(fù)雜導(dǎo)致邏輯電壓降低，這反過(guò)來(lái)又可能導(dǎo)致系統(tǒng)內(nèi)邏輯系列的輸入和輸出電平不兼容。例如，工作在1.8V的數(shù)字
2023-03-02 13:55:392805 
峰值檢測(cè)電路（Peak Detection Circuit）是一種用于測(cè)量信號(hào)中最大值（正峰值）或最小值（負(fù)峰值）的電子電路。這種電路在很多領(lǐng)域都有廣泛的應(yīng)用，以下是峰值檢測(cè)電路的一些典型使用場(chǎng)景。
2023-06-06 17:22:325523 
峰值檢測(cè)電路（Peak Detection Circuit）是一種用于測(cè)量信號(hào)中最大值（正峰值）或最小值（負(fù)峰值）的電子電路。
2023-06-13 14:52:029725 這是另一個(gè)使用二極管的電路，它工作在輸入波形上，但與限波電路不同。箝位電路用于為輸入交流信號(hào)添加直流電平，并將交流信號(hào)的峰值電壓（正峰值和負(fù)峰值）改變到任何所需的電平。這里的直流電平是指交流信號(hào)從正半周期移動(dòng)到負(fù)半周期的0v 點(diǎn)，反之亦然。簡(jiǎn)單地放置箝位電路可以將整個(gè)信號(hào)轉(zhuǎn)移到正側(cè)或負(fù)側(cè)。
2023-06-15 18:13:242638 
峰值保持電路是用于捕捉變化的輸入信號(hào)的峰值，是利用記錄儀記錄峰值的關(guān)鍵電路，其有各種電路結(jié)構(gòu)，分析也相對(duì)簡(jiǎn)單。
2023-10-13 15:08:2517534 
邏輯電平是數(shù)字電子系統(tǒng)中的關(guān)鍵概念之一。它決定了信號(hào)被認(rèn)定為高電平還是低電平，并進(jìn)一步影響著數(shù)字電路的正確操作。邏輯電平是用來(lái)表示數(shù)字信號(hào)狀態(tài)的電壓水平。在數(shù)字電子系統(tǒng)中，常用的邏輯電平有高電平
2023-11-24 08:20:2013297 
什么是正尖脈沖？什么是負(fù)尖脈沖？ 正尖脈沖和負(fù)尖脈沖是時(shí)間信號(hào)中常見(jiàn)的兩種形式。它們是一種特殊的脈沖信號(hào)，具有較短的持續(xù)時(shí)間和較高的峰值幅度。 首先，正尖脈沖是一種單極性脈沖信號(hào)，其峰值幅度快速上升
2024-02-18 09:43:365271 邏輯電平輸出是數(shù)字電路中的一個(gè)重要概念，它涉及到數(shù)字信號(hào)的表示和傳輸。在數(shù)字電路中，邏輯電平通常指的是電路中用于表示二進(jìn)制數(shù)字（0和1）的電壓水平。邏輯電平輸出則是指電路輸出端能夠提供的邏輯電平
2024-09-20 17:32:572210 峰值檢測(cè)電路（Peak Detection Circuit），又稱為峰值檢測(cè)器（Peak Detector），是一種用于測(cè)量信號(hào)波形中最大值（正峰值）或最小值（負(fù)峰值）的電子電路。這種電路在信號(hào)處理
2024-10-10 16:10:135432 用示波器觀測(cè)電流時(shí)，一個(gè)極易踩陷的認(rèn)知陷阱是：將"正、負(fù)峰值之差"直接當(dāng)作電流的實(shí)際大小。 這種理解會(huì)徹底混淆"峰峰值"與"電流強(qiáng)度"的本質(zhì)區(qū)別——前者只是描述信號(hào)擺幅的標(biāo)尺，后者才是衡量電流強(qiáng)弱
2025-11-12 13:52:19364 
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