A/D轉(zhuǎn)換技術(shù)

現(xiàn)在的軟件無線電、數(shù)字圖像采集都需要有高速的A/D采樣保證有效性和精度，一般的測控系統(tǒng)也希望在精度上有所突破，人類數(shù)字化的浪潮推動了A/D轉(zhuǎn)換器不斷變革，而A/D轉(zhuǎn)換器是人類實現(xiàn)數(shù)字化的先鋒。

逐次逼近型、積分型、壓頻變換型等，主要應(yīng)用于中速或較低速、中等精度的數(shù)據(jù)采集和智能儀器中。分級型和流水線型ADC主要應(yīng)用于高速情況下的瞬態(tài)信號處理、快速波形存儲與記錄、高速數(shù)據(jù)采集、視頻信號量化及高速數(shù)字通訊技術(shù)等領(lǐng)域。此外，采用脈動型和折疊型等結(jié)構(gòu)的高速ADC，可應(yīng)用于廣播衛(wèi)星中的基帶解調(diào)等方面?！?Δ型ADC主應(yīng)用于高精度數(shù)據(jù)采集特別是數(shù)字音響系統(tǒng)、多媒體、地震勘探儀器、聲納等電子測量領(lǐng)域。下面對各種類型的ADC作簡要介紹。

1.逐次逼近型ADC

逐次逼近型ADC應(yīng)用非常廣泛的模/數(shù)轉(zhuǎn)換方法，它包括1個比較器、1個數(shù)模轉(zhuǎn)換器、1個逐次逼近寄存器(SAR)和1個邏輯控制單元。它是將采樣輸入信號與已知電壓不斷進(jìn)行比較，1個時鐘周期完成1位轉(zhuǎn)換，N位轉(zhuǎn)換需要N個時鐘周期，轉(zhuǎn)換完成，輸出二進(jìn)制數(shù)。這一類型ADC的分辨率和采樣速率是相互矛盾的，分辨率低時采樣速率較高，要提高分辨率，采樣速率就會受到限制。

優(yōu)點：分辨率低于12位時，價格較低，采樣速率可達(dá)1MSPS;與其它ADC相比，功耗相當(dāng)?shù)汀?/p>

缺點：在高于14位分辨率情況下，價格較高;傳感器產(chǎn)生的信號在進(jìn)行模/數(shù)轉(zhuǎn)換之前需要進(jìn)行調(diào)理，包括增益級和濾波，這樣會明顯增加成本。

2.積分型ADC

積分型ADC又稱為雙斜率或多斜率ADC，它的應(yīng)用也比較廣泛。它由1個帶有輸入切換開關(guān)的模擬積分器、1個比較器和1個計數(shù)單元構(gòu)成，通過兩次積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時間間隔。與此同時，在此時間間隔內(nèi)利用計數(shù)器對時鐘脈沖進(jìn)行計數(shù)，從而實現(xiàn)A/D轉(zhuǎn)換。

積分型ADC兩次積分的時間都是利用同一個時鐘發(fā)生器和計數(shù)器來確定，因此所得到的D表達(dá)式與時鐘頻率無關(guān)，其轉(zhuǎn)換精度只取決于參考電壓VR。此外，由于輸入端采用了積分器，所以對交流噪聲的干擾有很強(qiáng)的抑制能力。能夠抑制高頻噪聲和固定的低頻干擾(如50Hz或60Hz)，適合在嘈雜的工業(yè)環(huán)境中使用。這類ADC主要應(yīng)用于低速、精密測量等領(lǐng)域，如數(shù)字電壓表。

優(yōu)點：分辨率高，可達(dá)22位;功耗低、成本低。

缺點：轉(zhuǎn)換速率低，轉(zhuǎn)換速率在12位時為100～300SPS。

3.并行比較A/D轉(zhuǎn)換器

并行比較ADC主要特點是速度快，它是所有的A/D轉(zhuǎn)換器中速度最快的，現(xiàn)代發(fā)展的高速ADC大多采用這種結(jié)構(gòu)，采樣速率能達(dá)到1GSPS以上。但受到功率和體積的限制，并行比較ADC的分辨率難以做的很高。

這種結(jié)構(gòu)的ADC所有位的轉(zhuǎn)換同時完成，其轉(zhuǎn)換時間主取決于比較器的開關(guān)速度、編碼器的傳輸時間延遲等。增加輸出代碼對轉(zhuǎn)換時間的影響較小，但隨著分辨率的提高，需要高密度的模擬設(shè)計以實現(xiàn)轉(zhuǎn)換所必需的數(shù)量很大的精密分壓電阻和比較器電路。輸出數(shù)字增加一位，精密電阻數(shù)量就要增加一倍，比較器也近似增
加一倍。

并行比較ADC的分辨率受管芯尺寸、輸入電容、功率等限制。結(jié)果重復(fù)的并聯(lián)比較器如果精度不匹配，還會造成靜態(tài)誤差，如會使輸入失調(diào)電壓增大。同時，這一類型的ADC由于比較器的亞穩(wěn)壓、編碼氣泡，還會產(chǎn)生離散的、不精確的輸出，即所謂的“火花碼”。

優(yōu)點：模/數(shù)轉(zhuǎn)換速度最高。

缺點：分辨率不高，功耗大，成本高。

4.壓頻變換型ADC

壓頻變換型ADC是間接型ADC，它先將輸入模擬信號的電壓轉(zhuǎn)換成頻率與其成正比的脈沖信號，然后在固定的時間間隔內(nèi)對此脈沖信號進(jìn)行計數(shù)，計數(shù)結(jié)果即為正比于輸入模擬電壓信號的數(shù)字量。從理論上講，這種ADC的分辨率可以無限增加，只要采用時間長到滿足輸出頻率分辨率要求的累積脈沖個數(shù)的寬度即可。

優(yōu)點：精度高、價格較低、功耗較低。

缺點：類似于積分型ADC，其轉(zhuǎn)換速率受到限制，12位時為100～300SPS。

5.∑-Δ型ADC

∑-Δ轉(zhuǎn)換器又稱為過采樣轉(zhuǎn)換器，它采用增量編碼方式即根據(jù)前一量值與后一量值的差值的大小來進(jìn)行量化編碼?！?Δ型ADC包括模擬∑-Δ調(diào)制器和數(shù)字抽取濾波器。∑-Δ調(diào)制器主要完成信號抽樣及增量編碼，它給數(shù)字抽取濾波器提供增量編碼即∑-Δ碼;數(shù)字抽取濾波器完成對∑-Δ碼的抽取濾波，把增量編碼轉(zhuǎn)換成高分辨率的線性脈沖編碼調(diào)制的數(shù)字信號。因此抽取濾波器實際上相當(dāng)于一個碼型變換器。

優(yōu)點：分辨率較高，高達(dá)24位;轉(zhuǎn)換速率高，高于積分型和壓頻變換型ADC;價格低;內(nèi)部利用高倍頻過采樣技術(shù)，實現(xiàn)了數(shù)字濾波，降低了對傳感器信號進(jìn)行濾波的要求。

缺點：高速∑-△型ADC的價格較高;在轉(zhuǎn)換速率相同的條件下，比積分型和逐次逼近型ADC的功耗高。

6.流水線型ADC

流水線結(jié)構(gòu)ADC，又稱為子區(qū)式ADC，它是一種高效和強(qiáng)大的模數(shù)轉(zhuǎn)換器。它能夠提供高速、高分辨率的模數(shù)轉(zhuǎn)換，并且具有令人滿意的低功率消耗和很小的芯片尺寸;經(jīng)過合理的設(shè)計，還可以提供優(yōu)異的動態(tài)特性。

流水線型ADC由若干級級聯(lián)電路組成，每一級包括一個采樣/保持放大器、一個低分辨率的ADC和DAC以及一個求和電路，其中求和電路還包括可提供增益的級間放大器?？焖倬_的n位轉(zhuǎn)換器分成兩段以上的子區(qū)(流水線)來完成。首級電路的采樣/保持器對輸入信號取樣后先由一個m位分辨率粗A/D轉(zhuǎn)換器對輸入進(jìn)行量化，接著用一個至少n位精度的乘積型數(shù)模轉(zhuǎn)換器(MDAC)產(chǎn)生一個對應(yīng)于量化結(jié)果的模/擬電平并送至求和電路，求和電路從輸入信號中扣除此模擬電平。并將差值精確放大某一固定增益后關(guān)交下一級電路處理。經(jīng)過各級這樣的處理后，最后由一個較高精度的K位細(xì)A/D轉(zhuǎn)換器對殘余信號進(jìn)行轉(zhuǎn)換。將上述各級粗、細(xì)A/D的輸出組合起來即構(gòu)成高精度的n位輸出。

優(yōu)點：有良好的線性和低失調(diào);可以同時對多個采樣進(jìn)行處理，有較高的信號處理速度，典型的為Tconv<100ns;低功率;高精度;高分辨率;可以簡化電路。

缺點：基準(zhǔn)電路和偏置結(jié)構(gòu)過于復(fù)雜;輸入信號需要經(jīng)過特殊處理，以便穿過數(shù)級電路造成流水延遲;對鎖存定時的要求嚴(yán)格;對電路工藝要求很高，電路板上設(shè)計得不合理會影響增益的線性、失調(diào)及其它參數(shù)。

目前，這種新型的ADC結(jié)構(gòu)主要應(yīng)用于對THD和SFDR及其它頻域特性要求較高的通訊系統(tǒng)，對噪聲、帶寬和瞬態(tài)相應(yīng)速度等時域特性要求較高的CCD成像系統(tǒng)，對時域和頻域參數(shù)都要求較高的數(shù)據(jù)采集系統(tǒng)。

確定A/D轉(zhuǎn)換器件在確定設(shè)計方案后，首先需要明確A/D轉(zhuǎn)換的需要的指標(biāo)要求，包括數(shù)據(jù)精度、采樣速率、信號范圍等等。

1.確定A/D轉(zhuǎn)換器的位數(shù)在選擇A/D器件之前，需要明確設(shè)計所要達(dá)到的精度。精度是反映轉(zhuǎn)換器的實際輸出接近理想輸出的精確程度的物理量。在轉(zhuǎn)化過程中，由于存在量化誤差和系統(tǒng)誤差，精度會有所損失。其中量化誤差對于精度的影響是可計算的，它主要決定于A/D轉(zhuǎn)換器件的位數(shù)。A/D轉(zhuǎn)換器件的位數(shù)可以用分辨率來表示。一般把8位以下的A/D轉(zhuǎn)換器稱為低分辨率ADC，9~12位稱為中分辨率ADC，13位以上為高分辨率。A/D器件的位數(shù)越高，分辨率越高，量化誤差越小，能達(dá)到的精度越高。理論上可以通過增加A/D器件的位數(shù)，無止境提高系統(tǒng)的精度。但事實并非如此，由于A/D前端的電路也會有誤差，它也同樣制約著系統(tǒng)的精度。

比如，用A/D采集傳感器提供的信號，傳感器的精度會制約A/D采樣的精度，經(jīng)A/D采集后信號的精度不可能超過傳感器輸出信號的精度。設(shè)計時應(yīng)當(dāng)綜合考慮系統(tǒng)需要的精度以及前端信號的精度。

2.選擇A/D轉(zhuǎn)換器的轉(zhuǎn)換速率在不同的應(yīng)用場合，對轉(zhuǎn)換速率的要求是不同的，在相同的場合，精度要求不同，采樣速率也會不同。采樣速率主要由采樣定理決定。確定了應(yīng)用場合，就可以根據(jù)采集信號對象的特性，利用采樣定理計算采樣速率。如果采用數(shù)字濾波技術(shù)，還必須進(jìn)行過采樣，提高采樣速率。

3.判斷是否需要采樣/保持器采樣/保持器主要用于穩(wěn)定信號量，實現(xiàn)平頂抽樣。對于高頻信號的采集，采樣/保持器是非常必要的。如果采集直流或者低頻信號，可以不需要采樣保持器。

4.選擇合適的量程模擬信號的動態(tài)范圍較大，有時還有可能出現(xiàn)負(fù)電壓。在選擇時，待測信號的動態(tài)范圍最好在A/D器件的量程范圍內(nèi)。以減少額外的硬件付出。

5.選擇合適的線形度在A/D采集過程中，線形度越高越好。但是線形度越高，器件的價格也越高。當(dāng)然，也可以通過軟件補(bǔ)償來減少非線性的影響。所以在設(shè)計時要綜合考慮精度、價格、軟件實現(xiàn)難度等因素。

ADC性能提高的建議

雖然ADC看起來非常簡單，但它們必須正確使用才能獲得最優(yōu)的性能。ADC具有與簡單模擬放大器相同的性能限制，比如有限增益、偏置電壓、共模輸入電壓限制和諧波失真等。ADC的采樣特性需要我們更多地考慮時鐘抖動和混疊。以下一些指南有助于工程師在設(shè)計中充分發(fā)揮ADC的全部性能。

模擬輸入

要認(rèn)真對待ADC的模擬輸入信號，盡量使它保持干凈，“無用輸入”通常會導(dǎo)致“數(shù)字化的無用輸出”。模擬信號路徑應(yīng)遠(yuǎn)離任何快速開關(guān)的數(shù)字信號線，以防止噪聲從這些數(shù)字信號線耦合進(jìn)模擬路徑。

雖然簡化框圖給出的是單端模擬輸入，但在高性能ADC上經(jīng)常使用差分模擬輸入。差分驅(qū)動ADC可以提供更強(qiáng)的共模噪聲抑制性能，由于有更小的片上信號 擺幅，因此一般也能獲得更好的交流性能。差分驅(qū)動一般使用差分放大器或變壓器實現(xiàn)。變壓器可以提供比放大器更好的性能，因為有源放大器會帶來影響總體性能 的額外噪聲源。但是，如果需要處理的信號含有直流成份，具有隔直流特性的變壓器就不能用。在設(shè)計預(yù)驅(qū)動電路時必須考慮驅(qū)動放大器的噪聲和線性性能。需要注 意的是，因為高性能ADC通常有非常高的輸入帶寬，因此在ADC輸入引腳處直接濾波可以減少混入基帶的寬帶噪聲數(shù)量。

參考輸入

參考輸入應(yīng)看作是另一個模擬輸入，必須盡可能保持干凈。參考電壓(VREF)上的任何噪聲與模擬信號上的噪聲是沒有區(qū)別的。一般ADC的數(shù)據(jù)手冊上會 規(guī)定要求的去耦電容。這些電容應(yīng)放置在離ADC最近的地方。為了節(jié)省電路板面積，PCB設(shè)計師有時會將去耦電容放在PCB的背面，這種情況應(yīng)盡可能避免， 因為過孔的電感會降低高頻時電容的去耦性能。VREF通常用來設(shè)置ADC的滿刻度范圍，因此減小VREF電壓值會減小ADC的LSB值，使得ADC對系統(tǒng) 噪聲更加敏感(1V滿刻度10位ADC的LSB值等于1V/210=1mV)。

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圖1：典型的模數(shù)轉(zhuǎn)換器功能框圖

時鐘輸入

根據(jù)具體的應(yīng)用，數(shù)字時鐘輸入可能與模擬輸入具有同等的重要性。ADC中有兩大噪聲源：一個是由輸入信號的量化引起的(正比于ADC中的位數(shù))，另一個是由時鐘抖動引起的(在錯誤時間點采樣輸入信號)。根據(jù)以下公式，在非過采樣ADC應(yīng)用中量化噪聲將限制最大可能的信噪比(SNR)值。

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其中，N為ADC的位數(shù)、SNR為信噪比。

從直觀感覺這是有意義的：每增加一位，ADC編碼的總數(shù)量就會增加一倍，量化不確定性可降低一半(6dB)。因此理論上一個10位ADC可以提供61.96dB的SNR。根據(jù)以下等式，采樣時鐘上的任何抖動都會進(jìn)一步降低SNR：

其中，SNRj是受抖動限制的SNR，fa是模擬輸入頻率，tj是時鐘抖動的均方根(rms)值。

用抖動等于8ps的采樣時鐘數(shù)字化70MHz的模擬信號，可以得到接近49dB SNR的有限抖動，相當(dāng)于將10位ADC的性能降低到了約8位。時鐘抖動必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因 素，但上述等式是非常好的一階接近函數(shù)。差分時鐘常用來減小抖動。