0 引言

隨著煤、石油、天然氣等不可再生能源的日益短缺，太陽(yáng)能、風(fēng)能等可再生新能源的開(kāi)發(fā)與利用越來(lái)越受到人們的高度重視。新能源發(fā)電作為主要的應(yīng)用形式，在改善生態(tài)環(huán)境、緩解電力供應(yīng)緊張方面起到了至關(guān)重要的作用。而逆變技術(shù)是新能源發(fā)電的一項(xiàng)關(guān)鍵技術(shù)，能將新能源產(chǎn)生的直流電能轉(zhuǎn)換為交流電能并完成并網(wǎng)發(fā)電，其核心控制器的選取與設(shè)計(jì)對(duì)轉(zhuǎn)換速度與系統(tǒng)性能有較大的影響。就目前的并網(wǎng)逆變系統(tǒng)來(lái)說(shuō)，大多是用MCU、ARM或DSP來(lái)作為核心控制器，基于這類控制器搭建的系統(tǒng)架構(gòu)，主要是以串行工作方式來(lái)實(shí)現(xiàn)控制策略，較之于并行工作方式，運(yùn)行速度與并網(wǎng)電流質(zhì)量都會(huì)受到了一定的影響。因此，為提升系統(tǒng)運(yùn)行速度、改善系統(tǒng)整體性能，在并行工作方式的FPGA開(kāi)發(fā)平臺(tái)上，提出了一種基于SOPC控制技術(shù)實(shí)現(xiàn)的并網(wǎng)逆變器新架構(gòu)，并通過(guò)一個(gè)1 kW的樣機(jī)測(cè)試結(jié)果來(lái)驗(yàn)證了該方案的正確性、可行性與有效性。

1 系統(tǒng)架構(gòu)

圖1所示為文中所述的并網(wǎng)逆變器新架構(gòu)，其核心控制器選用EP2C8Q208C的FPGA，擁有強(qiáng)大的并行運(yùn)算能力，支持SOPC技術(shù)開(kāi)發(fā)。圖中直流側(cè)輸入電壓為Uin（由前端新能源直接輸出或經(jīng)前級(jí)升壓所獲）、并網(wǎng)電流為ig、電網(wǎng)電壓為Vg、直流側(cè)參考電壓為Ur。這四路信號(hào)經(jīng)AD轉(zhuǎn)換后送入FPGA（圖1虛線框部分）處理，得到兩路PWM信號(hào)經(jīng)驅(qū)動(dòng)電路對(duì)主電路的開(kāi)關(guān)管Q1~Q4進(jìn)行有序控制，從而完成逆變功能。ADPLL為全數(shù)字鎖相環(huán)，旨在獲取Vg的相位信息，用于構(gòu)造正弦波表。網(wǎng)側(cè)并聯(lián)RLC電路為模擬系統(tǒng)孤島運(yùn)行所需的本地負(fù)載。

2 調(diào)節(jié)器參數(shù)設(shè)計(jì)

式中，kip為P調(diào)節(jié)器的比例系數(shù)，1/Ls為濾波器傳遞函數(shù)（忽略其寄生參數(shù)）。為提高響應(yīng)速度，減小開(kāi)關(guān)噪聲，環(huán)路帶寬fci一般要設(shè)置在（1/5~1/12）fS處，且在fci處要有大于45°的相角裕度。帶入各參數(shù)，當(dāng)kip=1.21時(shí)，可得Goc（s）的幅頻特性如圖3所示，由圖可知，在fci=3 kHz且相角裕度約為90°，符合設(shè)計(jì)要求。

在設(shè)計(jì)電壓外環(huán)時(shí)，可以將電流內(nèi)環(huán)等效為一個(gè)1/ki的比例環(huán)節(jié)，于是，由圖2可得校正后電壓環(huán)的開(kāi)環(huán)傳遞函數(shù)為：

式中，kvp、kvi分別為PI調(diào)節(jié)器的比例系數(shù)與積分系數(shù)。為能穩(wěn)定Uin，環(huán)路帶寬fcv應(yīng)設(shè)置在100 Hz以內(nèi)，且需在fcv處要有大于45°的相角裕度。代入各參數(shù)，當(dāng)kvp=0.72、kvi=1.88時(shí)，可得Gov（s）的幅頻特性如圖4所示，由圖可知，fcv=15 Hz且相角裕度約為60°，符合設(shè)計(jì)要求。

3 系統(tǒng)構(gòu)建

3.1 ADPLL設(shè)計(jì)

在新能源并網(wǎng)發(fā)電系統(tǒng)中，為了保證逆變器輸出的電流始終能與電網(wǎng)電壓保持同頻率與同相位，文中基于圖5示出的原理構(gòu)建了ADPLL的IP硬核。它較之傳統(tǒng)鎖相環(huán)有精度高、受溫度影響小、穩(wěn)定性強(qiáng)與可移植性好的優(yōu)點(diǎn)。圖中Mf0與2Nf0分別為K?？赡嬗?jì)數(shù)器與N分頻電路的時(shí)鐘，設(shè)計(jì)時(shí)取K=4，M=2N，f0=50 Hz。依據(jù)文獻(xiàn)［11］，設(shè)計(jì)時(shí)選取三角載波頻率為60 kHz，故可計(jì)算出N=1 200，M=2 400。至此，采用VHDL語(yǔ)言對(duì)圖中各模塊進(jìn)行編程、編譯、綜合與仿真，得到了如圖6所示的IP硬核與如圖7所示的功能仿真結(jié)果。由圖7可知，輸出信號(hào)fout與50 Hz輸入信號(hào)fin之間的相位差隨時(shí)鐘的推移逐步在縮小，且約在210 ms時(shí)保持同步，從而完成了對(duì)電網(wǎng)電壓頻率和相位的跟蹤。

3.2 系統(tǒng)IP硬核

由于SOPC技術(shù)的軟核處理器是靠Avalon總線對(duì)外設(shè)進(jìn)行訪問(wèn)與控制的，故定制了如圖8所示的符合Avalon總線接口的外設(shè)PWM、電壓PI調(diào)節(jié)器及電流P調(diào)節(jié)器模塊。將已構(gòu)建好的各分模塊依據(jù)圖9進(jìn)行連接，便得到了逆變器并網(wǎng)控制系統(tǒng)IP硬核的構(gòu)建圖。圖中atpll0為FPGA內(nèi)置數(shù)字鎖相環(huán)，主要功能是分配系統(tǒng)各模塊所需的時(shí)鐘；ad7874_fifo為前端數(shù)據(jù)采集控制存儲(chǔ)IP硬核，可參照進(jìn)行設(shè)計(jì)。由圖9可知，所構(gòu)建系統(tǒng)IP硬核能順利地完成編譯、綜合及引腳分配，證實(shí)其能成功嵌入到FPGA中。

4 實(shí)驗(yàn)結(jié)果

基于上述理論分析，搭建了一個(gè)1 kW的光伏并網(wǎng)實(shí)驗(yàn)樣機(jī)系統(tǒng)。相關(guān)電路參數(shù)為：直流輸入電壓Uin=400 V，交流輸出電壓有效值Ug=220 V/50 Hz，開(kāi)關(guān)頻率fS=30 kHz，電容Cin=470 μF/600 V，輸出濾波電感L=6 mH。

圖10為所構(gòu)建ADPLL模塊的實(shí)測(cè)波形，其中CH1是外部輸入的50 Hz方波信號(hào)，CH2為實(shí)測(cè)輸出信號(hào)。由圖可知，CH2的相位隨時(shí)間的推移在逐步進(jìn)行調(diào)整，并最終能與CH1保持同頻同相，證實(shí)所構(gòu)建的ADPLL模塊可實(shí)現(xiàn)同步鎖相功能。

圖11為自定制PWM模塊的實(shí)測(cè)波形，圖11（a）為區(qū)域?qū)崪y(cè)波形，圖11（b）為局部放大波形。由圖11（a）可知，信號(hào)CH1與CH2相位互補(bǔ)、脈寬按照正弦規(guī)律變化。由圖11（b）可知，信號(hào)CH1與CH2之間存有一定的死區(qū)時(shí)間，大約為4 μs，能防止逆變器橋臂的直通現(xiàn)象。

圖12為樣機(jī)并網(wǎng)運(yùn)行實(shí)測(cè)波形，其中CH1為電網(wǎng)電壓波形，CH2為逆變器輸出電流波形。由圖12可知，CH2與CH1有較強(qiáng)的同步跟蹤能力，雖CH2存有一些毛刺，但整體上卻有著良好的正弦度。

5 結(jié)論

研究了逆變器的并網(wǎng)控制技術(shù)及其在FPGA上的實(shí)現(xiàn)，提出了一種基于SOPC控制技術(shù)實(shí)現(xiàn)的并網(wǎng)逆變器新架構(gòu)，給出了控制策略調(diào)節(jié)器參數(shù)的設(shè)計(jì)方法，構(gòu)建了基于SOPC的并網(wǎng)逆變器控制系統(tǒng)IP硬核。最后，在1 kW的實(shí)驗(yàn)樣機(jī)上證實(shí)了所提架構(gòu)是正確可行的，且實(shí)驗(yàn)結(jié)果表明該方案的輸出電流對(duì)電網(wǎng)電壓具有良好的同步跟蹤能力。