模擬前端AD7714可實現(xiàn)高達24位的無誤碼性能

1引言

AD7714是適用于低頻測量應用的完整模擬前端。器件直接從傳感器接受低電平信號并輸出串行數(shù)字。它使用和 -差（Σ-Δ）轉(zhuǎn)換技術以實現(xiàn)高達24位的無誤碼性能。輸入信號加至專有的基于模擬調(diào)制器、具有可編程增益的前端。調(diào)制器的輸出由片內(nèi)數(shù)字濾波器處理。通過片內(nèi)控制寄存器可對此數(shù)字濾波器的第一個凹口編程，允許調(diào)整濾波器的截止頻率和穩(wěn)定時間。AD7714具有3個差分模擬輸入（它也可以配置為5個準差分模擬輸入）以及差分基準輸入，可以對多達5個通道的系統(tǒng)實現(xiàn)信號調(diào)理和轉(zhuǎn)換。

2引腳定義及功能

DIP封裝的AD7714如圖1。各引腳定義如下：

圖1 AD7714的封裝及其引腳

引腳1 SCLK：串行時鐘。邏輯輸入端，外部串行時鐘加至此端以存取來自AD7714的串行數(shù)據(jù)。

引腳2 MCLKIN：器件的主時鐘信號?？梢杂镁д窕蛲獠?時鐘提供。器件規(guī)定的時鐘輸入頻率為1MHz和2.4576MHz。

引腳3 MCLKOUT：配合MCLKIN使用，當器件的主時鐘是晶振時，晶振跨接在MCLKIN 和MCLKOUT引腳之間。

引腳4 POL：時鐘極性，邏輯輸入端。它決定了在與微控制器之間傳送數(shù)據(jù)時，串行時鐘應閑置為高電平還是低電平。POL為低，閑置為低，POL為高，閑置為高。

引腳5 SYNC：邏輯輸入端，當使用多個AD7714時，它用于數(shù)字濾波器和模擬調(diào)制器的同步。一般單個使用時都接高電平。

引腳6 RESET：邏輯輸入端，低電平有效輸入，它把器件的控制邏輯、接口邏輯、數(shù)字濾波器以及模擬調(diào)制復位到上電狀態(tài)。

引腳7（8） AIN1（AIN2）：可編程模擬輸入通道1（2）。與AIN6一起用時作為準差分輸入端；與AIN2（AIN1）一起用時作為差分輸入對的正（負）輸入端。

引腳9（10） AIN3（AIN4）：可編程模擬輸入通道3（4）。與AIN6一起用時作為準差分輸入端；與AIN4（AIN3）一起用時作為差分輸入對的正（負）輸入端。

引腳16 AIN5：可編程模擬輸入通道5。與AIN6一起用時作為差分輸入對的正輸入端。

引腳17 AIN6：模擬輸入通道6。它是準差分模式下AIN1到AIN4的基準點；與AIN5一起用時作為差分輸入對的負輸入端。

引腳11 STANDBY：把此引腳置為低電平將關斷模擬和數(shù)字電路，電流消耗減至5 mA（典型值）。

引腳13 BUFFER：邏輯輸入端。低電平時AVDD線中流過的電流減至270 mA；高電平時使輸入端有較高的源阻抗。

引腳14 REFIN（－）：差分基準輸入的負輸入端，只要REFIN（＋）大于REFIN（－）的條件下，則REFIN（－）可位于AVDD和AGND之間的任何值。

引腳15 REFIN（＋）：差分基準輸入的正輸入端，在REFIN（＋）必須大于REFIN（－）的條件下，基準輸入是差分的。REFIN（＋）可位于AV DD和AGND之間的任何值。

引腳19 CS：片選邏輯輸入端，低電平有效。

引腳20 DRDY：邏輯輸出端。它是AD7714的數(shù)據(jù)寄存器有新的數(shù)字可供使用的標志。

引腳21 DOUT：AD7714的串行數(shù)據(jù)輸出端。通過它輸出片內(nèi)寄存器信息以及模擬轉(zhuǎn)換后的數(shù)據(jù)。

引腳22 DIN：AD7714的串行數(shù)據(jù)輸入端。通過它將串行數(shù)據(jù)輸入片內(nèi)寄存器（數(shù)據(jù)寄存器除外）。

引腳12 AVDD：為模擬正電源電壓。

引腳18 AGND：模擬電路的地基準點。

引腳23 DVDD：數(shù)字正電源電壓。

引腳24 DGND：數(shù)字電路的地基準點。

3AD7714的片內(nèi)寄存器剖析

AD7714包含8個片內(nèi)寄存器，它們可以通過器件的串行口訪問。

3.1通信寄存器

它控制通道的選擇。在上電和復位之后，器件等待對其通信寄存器的寫操作。寫至寄存器的數(shù)據(jù)決定對器件的下一次操作是讀還是寫，并決定對哪一個寄存器發(fā)生讀或?qū)懖僮?。隨后對所選擇的寄存器的讀或?qū)懀ㄒ话銛?shù)據(jù)寄存器不進行寫操作）操作。一旦完成后續(xù)的對所選擇寄存器的讀和寫操作，接口便返回到等待對通信寄存器寫操作的狀態(tài)。因此，所有與器件的通信必須從對通信寄存器的寫操作開始。另外，通過讀通信寄存器還可以獲取DRDY的狀態(tài)。該寄存器的格式為表1。

表中0/DRDY對于寫操作，必須把0寫入該位，否則寫將無效。對于讀操作，該位將提供器件的DRDY標志，它與芯片的DRDY輸出引腳相同。

RS2~RS0為寄存器選擇位，對該寄存器寫時，由這3位決定對8個片內(nèi)寄存器中哪一個發(fā)生下一次的讀或?qū)懖僮?。RS2為最高位，RS0為最低位，RS2RS1RS0從000至111分別對應通信寄存器，模式寄存器，濾波器高寄存器，濾波器低寄存器，測試寄存器，數(shù)據(jù)寄存器，零刻度校準寄存器，滿刻度校準寄存器。

CH2~CH0為通道選擇。這3個位選擇用作轉(zhuǎn) 換或用作訪問校準系數(shù)的通道，如表2。

3.2模式寄存器

它是8位寄存器，可從中讀出數(shù)據(jù)或把數(shù)據(jù)寫入其中，寄存器格式如表3。

表3中MD2～MD0為AD7714的工作模式選擇位。MD2為最高位，MD0為最低位，MD2、MD1、MD0從000至111分別對應正常模式、自校準、零刻度系統(tǒng)校準、滿刻度系統(tǒng)校準、系統(tǒng)失調(diào)校準、背景校準、零刻度自校準、滿刻度自校準；

G2～G0為增益設置。G2、G1、G0從000至111分別對應的增益為1、2、4、8、16、32、 64、128。

BO為燒斷電流。上電或復位狀態(tài)為0。此位為1時燒斷電流連接至所選的模擬輸入對，一個連接到AIN（+）輸入端，一個連接到AIN（ -）輸入端。

FSYNC為濾波器同步。此位為高電平時，數(shù) 字濾波器的結(jié)點、濾波器控制邏輯、校準控制邏輯以及模擬調(diào)制器均保持在其復位狀態(tài)。此位為低電平時，調(diào)制器和濾波器開始處理數(shù)據(jù)。

3.3濾波器寄存器

由濾波器高寄存器和濾波器低寄存器兩個8位的寄存器構(gòu)成（格式分別為表4，表5），它們都可讀寫。

表4中B/U為雙極性/單極性工作模式。此位為0選擇雙極性工作（上電或復位的缺省狀態(tài)），此位為1選擇單極性工作。

WL為字長度。此位為零則當從數(shù)據(jù)寄存器讀出時選擇十六位字長，此位為1則選擇24位字長。

BST為此位為0將減少模擬前端所取電流。為了減少AVDD吸取的電流，當器件在fCLKIN =1MHz或2.4576MHz、增益為1至4的情況下工作時，此位應當為0；當器件工作于f CLKIN=2.4576MHz、增益為8至128情況下時，此位必須為1，以確保器件正常工作。

CLKDIS 為主時鐘禁止位。此位為1將禁止主時鐘出現(xiàn)在MCLKOUT引腳。這樣就可以斷開 MCLKOUT與系統(tǒng)中其他器件間的時鐘信號，以節(jié)省功率。

FS11~FS0為濾波器選擇。AD7714片內(nèi)提供［sin（x）/ x ］3濾波器響應。寫入濾波寄存器的這12位數(shù)據(jù)決定濾波器截止頻率、濾波器第一個凹口的位置以及器件的數(shù)據(jù)輸出速率。與增益一起還決定器件的輸出噪聲和有效分辨率。濾波器第1個凹口發(fā)生的頻率f=fCLKIN/128/ Num。其中Num是位FS0至FS11的十進制等效值，其范圍為19～4000 ［2］。

3.4測試寄存器

測試器件時使用。上電或復位時缺省為全0。除測試外一般不用改變該寄存器的內(nèi)容，否則器件將不能正常工作。

3.5數(shù)據(jù)寄存器

它是一個只讀寄存器，包含器件最近的轉(zhuǎn)換結(jié)果。是否有新的的轉(zhuǎn)換結(jié)果由DRDY引腳是否變?yōu)榈碗娖經(jīng)Q定。通過寫濾波器高寄存器的WL 位，寄存器可編程為16位或24位寬度。

3.6零（滿）刻度校準寄存器

AD7714包括3個零（滿）刻度校準寄存器， 3個寄存器互相完全獨立，所以在全差分模式下，每一個輸入通道都有一個零（滿）刻度寄存器，這些寄存器的每一個均為24位讀/寫寄存器，當寫這些寄存器時，必須寫入24位，否則將沒有數(shù)據(jù) 被送至寄存器。它與相應的滿（零）刻度寄存器一起使用以組成寄存器對，分別與各輸入通道相聯(lián)系。

4 AD7714的校準分析

AD7714提供許多校準選項，它們可通過模式寄存器的MD2、MD1、MD0位來編程。校準周期可以在任何時刻通過寫模式寄存器的這些位來開始。當環(huán)境工作溫度或電源電壓有變化時，應該在器件上啟動校準程序。如果在所選的增益、濾波器凹口或雙極性/單極性輸入范圍方面有變化，也應當啟動校準。

4.1自校準

通過把0，0，1寫入模式寄存器的MD2、MD1、MD0位，就可以開始器件的自校準。它自動完成零刻度自校準和滿刻度自校準兩種校準操作。器件也可以分別進行零刻度自校準和滿刻度自校準。但進行滿刻度校準前必須保證器件已包含有效的零刻度系數(shù)。分別進行校準的意義在于：在完全的自校準時序完成后，可由它本身實現(xiàn)另外的失調(diào)或增益校準，從而調(diào)整器件的零點或增益。例如校準參數(shù)中的一個（或是失調(diào)或是增益），將不會影響另一個參數(shù)。

4.2系統(tǒng)校準

該校準能補償增益和失調(diào)誤差以及它自己的內(nèi) 部誤差，也可用于消除模擬輸入端源阻抗的任何誤差。完成系統(tǒng)校準必須分為兩步。即零刻度系統(tǒng)校準和滿刻度系統(tǒng)校準。將零（滿）刻度點加至模擬輸入端，而后通過把0，1，0（0，1， 1）寫入模式寄存器的MD2、MD1、MD0來開始零（滿）刻度系統(tǒng)校準。注意，零刻度系統(tǒng) 校準必須先于滿刻度系統(tǒng)校準。

4.3背景校準

該校準模式把其校準步驟與正常轉(zhuǎn)換時序相交錯，即它提供連續(xù)的零刻度自校準。背景校準不提供任何滿刻度校準，因此在進行該校準前應當完成自校準。器件在該校準模式下消除了失調(diào)漂移。應當注意，器件在此模式下不應使用SYNC 輸入端或FSYNC位。

5 AD7714的工作時序及接口范例

AD7714和AT89C52的接口可以通過兩種方式實現(xiàn)，一種是用AT89C52的RXD（P3.0）與AD7714的DATAIN和DATAOUT進行數(shù)據(jù)傳送，并利用AT89C52的TXD自帶的時鐘信號提供給AD7714的SCLK；一種是用AT89C52的某一端口位（如P1.0）與AD7714的DATAIN和DATAOUT進行數(shù)據(jù)傳送，對另一端口位（如 P1.1）編程產(chǎn)生時鐘信號以提供給AD7714的SCLK。圖中給出了第一種連接方式，并通過監(jiān)視通信寄存器的DRDY位以確定數(shù)據(jù)寄存器何時有新數(shù)據(jù)，當然也可以用AT89C52的一個端口位與 AD7714的DRDY引腳相連，以輪詢的方式來確定，另外還可以以中斷方式來實現(xiàn)。AD7714的讀/寫時序圖見圖2和圖3。