Barry Harvey

我正在測試一個(gè)電路，發(fā)現(xiàn)與我用來創(chuàng)建它的紙張?jiān)O(shè)計(jì)存在許多差異。電路的動(dòng)態(tài)有點(diǎn)出乎意料，噪聲水平比要求的要大得多。我需要將電路帶到模擬器上才能完全理解它。

該電路涉及模擬開關(guān)和運(yùn)算放大器。所采用的運(yùn)算放大器有很好的宏模型，但模擬開關(guān)宏模型不是為通用而設(shè)計(jì)的。在開關(guān)宏模型文件的標(biāo)題中，有一條警告，指出建模參數(shù)僅對(duì)特定電源和溫度有效。好吧，你不知道嗎：我的電路與建模電路的工作條件不同。關(guān)于模擬開關(guān)的事情是，它們是如此通用，以至于一個(gè)工作點(diǎn)是不夠的?，F(xiàn)有的行業(yè)標(biāo)準(zhǔn)模型提供了一個(gè)良好的開端，但如果您進(jìn)入模擬性能領(lǐng)域，則可能需要一種新的宏建模方法，將仿真提升到更高的水平。

當(dāng)我開始瀏覽ADI公司和其他IC公司的各種模擬開關(guān)宏模型時(shí)，我注意到它們的所有標(biāo)題都表明沒有對(duì)電源或溫度依賴性進(jìn)行建模。因此，我將不得不制作自己的宏模型。

我在這項(xiàng)工作中的理念是，使用最簡單的器件模型的模擬開關(guān)中的全晶體管提供了所有要仿真的行為，但從控制引腳到MOS門的接口應(yīng)該是最簡單的行為組件。

這里的所有工作都是通過LTspice模擬器完成的;該代碼可以在其他模擬器上運(yùn)行，并將LTspice行為設(shè)備轉(zhuǎn)換為類似SPICE的多項(xiàng)式函數(shù)。

我們將按特定順序開發(fā)模擬行為。

開發(fā)導(dǎo)通電阻的LTspice模型參數(shù)

我們將使用最簡單的模型來運(yùn)行真正的 MOS 設(shè)備。為了模擬阻力，我們將采用：

W/L，寬度 （W） 除以 MOS 器件的長度 （L）。W/L 是設(shè)備的尺寸或相對(duì)強(qiáng)度。

V自、閾值電壓;和伽瑪，它修改了 V自具有設(shè)備反向偏置。反向偏置是接通器件與其體電壓之間的電壓;主體經(jīng)常連接到開關(guān)中 PMOS 的正電源和 NMOS 的負(fù)電源。

KP，在模型中，也稱為 K' 或 K-素?cái)?shù)。該參數(shù)模擬過程強(qiáng)度，并乘以W/L以標(biāo)度MOS電流。對(duì)于給定的過程，NMOS 將具有 ~2.5×KP的 PMOS。

RD，器件漏極的寄生電阻。

不同的MOS工藝具有不同的內(nèi)在參數(shù)。表1是常見CMOS工藝、其特性以及與導(dǎo)通電阻相關(guān)的估計(jì)內(nèi)在參數(shù)的集合。

?

?

讓我們看看ADG333A R上我們希望在圖 1 中重現(xiàn)的曲線。

圖1.R上作為 V 的函數(shù)D（五S），雙電源。

我們看到此開關(guān)和任何其他模擬開關(guān)的總體趨勢是，較高的電源電壓會(huì)降低導(dǎo)通電阻。隨著對(duì)開關(guān)MOS柵極施加的電壓增加，導(dǎo)通電阻降低。我們還看到導(dǎo)通電阻隨模擬電平的明顯變化。在N個(gè)區(qū)域中，開關(guān)中的NMOS晶體管完全導(dǎo)通，當(dāng)模擬電壓上升到負(fù)電源軌以上時(shí)，PMOS晶體管導(dǎo)通并有助于降低整體導(dǎo)通電阻。區(qū)域 N 的拐點(diǎn)大致為 PMOS V自高于負(fù)電源。

類似地，在區(qū)域P中，開關(guān)的PMOS器件完全打開，NMOS開始協(xié)助PMOS晶體管，大致為NMOS V自低于正供應(yīng)。

區(qū)域M位于N和P區(qū)域的中間，NMOS和PMOS并行工作，但每個(gè)區(qū)域的導(dǎo)通電阻都根據(jù)電源之間的模擬信號(hào)電平而變化。

為了開始曲線擬合過程，我們首先估計(jì)每個(gè)晶體管的尺寸。低電壓曲線為晶體管R提供了最佳曲線擬合DS，ON.在區(qū)域 N 中，當(dāng)模擬信號(hào)為負(fù)電源時(shí)，PMOS 器件關(guān)閉且 R上的零件等于 R上的 NMOS 晶體管。跟

使用 40 V NMOS 典型過程值，我們?cè)O(shè)置 RDS，ON= 距圖 38 曲線 1 Ω，使用給定的過程量發(fā)現(xiàn) WNMOS = 2 μA/（38 Ω × （11 × 10-6微安/伏2） × （10 V – 0.7 V）） = 514 μm。PMOS開關(guān)的導(dǎo)通電阻為上述曲線的47 Ω，因此寬度為936 μm。

我使用了圖2中的LTspice測試電路。請(qǐng)注意，參數(shù) RDN和 RDP，寄生漏極電阻具有適中的價(jià)值。我從 1 μ 的值開始，這導(dǎo)致模擬器收斂速度變慢。R型DN值 1 允許適當(dāng)?shù)哪M速度。添加 R收斂通過為撥動(dòng)節(jié)點(diǎn)提供可收斂的電導(dǎo)來改善模擬器噪聲和速度。我測試了一個(gè)用于測量電阻的浮動(dòng)電流源。

圖2.導(dǎo)通電阻測試電路。

圖3顯示了各種電源的仿真結(jié)果。

圖3.具有初始模型值的電阻仿真結(jié)果。

這是一個(gè)良好的開端。V低壓端的扭結(jié)S= 30 V在仿真中為3.6 V，在數(shù)據(jù)手冊(cè)中為2.7 V。這表明我們降低了PMOS V自，但0.9 V已經(jīng)是一個(gè)現(xiàn)實(shí)的最小值。最好調(diào)整 PMOS 的伽馬，無論如何這只是一個(gè)猜測。

接近最大電源電壓的扭結(jié)比2 V電源軌低5.30 V，在數(shù)據(jù)手冊(cè)中應(yīng)為~1 V。 各種伽馬值夸大了電源軌的扭結(jié)電壓;我們將只設(shè)置 NMOS V自至 1 V，其伽馬值為零。零伽馬是出乎意料的，但我們只是試圖曲線擬合。圖4顯示了這些值的仿真結(jié)果，PMOS的伽馬步進(jìn)適用于多個(gè)電源。我們專注于30 V曲線，與較低電源相比，該曲線可最大限度地提高伽馬效應(yīng)。

圖4.γ-p的電阻模擬結(jié)果各不相同。

從階梯曲線中，我們將選擇 PMOS 伽馬 = 0.4。

轉(zhuǎn)到 R上.請(qǐng)注意，10 V曲線代表電源極端條件下的數(shù)據(jù)手冊(cè)曲線，但仿真產(chǎn)生的R上適用于 20 V 和 30 V 曲線。R型上s 等于 RDS，ON（NMOS）+RD負(fù)電源極值和 R 時(shí)的 NMOS）DS，ON（PMOS）+RD（PMOS） 處于正極值供應(yīng)。對(duì)于高電源，RD參數(shù)將比W/L更重要，對(duì)于低電源，W/L將占主導(dǎo)地位。我們?cè)谶@里有兩個(gè)變量需要處理;太費(fèi)力了。我們將假設(shè) R上由于NMOS的增強(qiáng)程度各不相同，因此隨供應(yīng)而變化，但RD值不隨電源電壓而變化（好吧，在具有漂移區(qū)域的漏極的情況下可能會(huì)發(fā)生變化，但讓我們保持簡單）。如果我們注意到數(shù)據(jù)表R的差異上在 10 V 和 30 V 電源（11.4 Ω）之間，我們可以將其與上述曲線進(jìn)行比較，其中我們僅步進(jìn) WN（交換機(jī)中 NMOS 的寬度）。經(jīng)過 W 的幾次迭代N在模擬中，很明顯我們需要WN= 1170 μm 獲得所需的 ΔR上，比最初的猜測要多得多。圖 5 顯示了我們當(dāng)前的結(jié)果。

圖5.導(dǎo)通電阻仿真結(jié)果（WN確定。

雖然 R上的NMOS具有正確的電源靈敏度，曲線在零伏時(shí)值太低，我們必須增加固定RDN.增加和迭代 R 后DN，我們得到 R 的最佳值DN= 22 Ω，得到的曲線如圖 6 所示。

圖6.使用 R 的導(dǎo)通電阻仿真結(jié)果DN確定。

我們接下來確定WP（交換機(jī)中 PMOS 的寬度）來模擬 R上在最大電壓下，得到WP= 1700 μm，再次比最初猜測的要多得多。與 RDP也設(shè)置為 22 Ω，我們得到最終的 R上圖 7 中的曲線。

圖7.導(dǎo)通電阻仿真結(jié)果（WP和 RDP確定。

這里非常同意;只有幾個(gè)特性與數(shù)據(jù)手冊(cè)不同。一是拐點(diǎn)在數(shù)據(jù)手冊(cè)曲線中是平滑的，但在仿真中是真正指向的。這可能是因?yàn)槭褂玫暮唵蜯OS模型不支持亞閾值傳導(dǎo)，并且仿真器件在V時(shí)真正關(guān)閉。自.真實(shí)設(shè)備在 V 時(shí)未關(guān)閉自，但平滑地將電流降低到該電壓以下。

另一個(gè)誤差在30 V曲線中最為明顯。R上與數(shù)據(jù)手冊(cè)相比，中端電源電壓低 15%。這可能是由于漏極漂移區(qū)域內(nèi)的JFET效應(yīng)，也沒有建模。

至于溫度，符合性尚可，但柔順性不強(qiáng)，如圖8所示。

圖8.導(dǎo)通電阻仿真和數(shù)據(jù)手冊(cè)溫度范圍內(nèi)的結(jié)果。

仿真具有溫度依賴性，但不如數(shù)據(jù)手冊(cè)曲線那么大。在仿真模型中，RD條款沒有 tempco。RDs可以通過具有正確溫度系數(shù)的外部電阻進(jìn)行建模，但為簡單起見，我們將保持原樣。

獲取用于電荷注入的LTspice模型參數(shù)

當(dāng)MOS晶體管關(guān)閉時(shí)，通道中的電荷必須流向某個(gè)地方，因此它從漏極和源極端子中噴出。當(dāng)模擬開關(guān)關(guān)閉時(shí)，電荷也會(huì)熄滅，稱為電荷注入。一種常見的測量方法是在導(dǎo)通開關(guān)的一端放置一個(gè)固定電壓，在另一端放置一個(gè)大電容器。關(guān)閉時(shí)，電荷被電容器捕獲，并產(chǎn)生一個(gè)小的電壓階躍。我們現(xiàn)在將添加?xùn)艠O氧化層厚度T牛= 1 × 10–7到MOS型號(hào)（柵極電容是電荷注入的最大來源）。我們的仿真設(shè)置如圖 9 所示。

圖9.電荷注入模擬設(shè)置。

數(shù)據(jù)手冊(cè)中的電荷注入測試電路在開關(guān)的D端放置一個(gè)電壓源，在開關(guān)的S端放置一個(gè)電容Cl。當(dāng)開關(guān)晶體管關(guān)閉時(shí)，Cl被隔離并集成由開關(guān)泵入其中的電荷。這種事件的波形與 VD采用24 V電源時(shí)保持至30 V，如圖10所示。

圖 10.電荷注入模擬波形。

注入的電荷是V（S）和V（D）之間的電壓跳躍乘以10 nF保持電容。我們可以步進(jìn)開關(guān)電壓VD跨電源電壓，并使用 .MEAS 語句捕獲每個(gè)電壓下的電荷注入值。圖11顯示了數(shù)據(jù)手冊(cè)曲線和仿真結(jié)果。

圖 11.電荷注入數(shù)據(jù)手冊(cè)和仿真波形。

我們的簡單MOS模型不能很好地模擬數(shù)據(jù)手冊(cè)曲線的形狀，但數(shù)據(jù)手冊(cè)曲線中的峰峰值電荷注入為32 pC，仿真中的峰峰值電荷注入為31 pC。令人驚訝地接近，但如果我們必須這樣做，我們可以調(diào)整 T牛以完善仿真結(jié)果。

曲線之間存在偏移，我們可以使用 C 進(jìn)行補(bǔ)償CHARGE_INJECTION.在擺弄了一些值之后，我們選擇一個(gè)最優(yōu)的CCHARGE_INJECTION= 0.28 pF。如果需要相反極性的移位CCHARGE_INJECTION將重新連接到PMOS_on_when_low節(jié)點(diǎn)。

調(diào)整電容器CCHARGE_INJECTION是抵消電荷注入與模擬電壓仿真曲線的便捷方法。如果模擬的峰峰值進(jìn)樣太小怎么辦？嗯，大多數(shù)電荷注入主要是開關(guān)的柵極電壓擺幅，通過開關(guān)晶體管的柵極通道電容發(fā)送電荷。如果我們模擬的注入太少，我們可以簡單地增加一個(gè)或兩個(gè)澆口區(qū)域。為此，我們將開關(guān)器件的參數(shù) L 和 W 增加相同的系數(shù)，注意不要修改設(shè)置導(dǎo)通電阻的 W/L 比。而不是使用 CCHARGE_INJECTION我們本可以增加NMOS W和L。

或者，我們可以調(diào)整 T牛在每個(gè)器件中獲得更好的電荷注入相關(guān)性。這在物理上是不可能的，但嘿——這只是一個(gè)模擬。對(duì)于我們使用的簡單模型，T牛不影響其他行為。

獲取電容的LTspice模型參數(shù)

為良好的 R 設(shè)置了參數(shù)上和電荷注入仿真結(jié)果，我們現(xiàn)在仿真S和D端電容。

重要的一點(diǎn)是，高壓MOS開關(guān)的漏極和源極區(qū)域都必須具有漂移區(qū)域。作為開關(guān)，您無法分辨源極和漏極之間的功能差異，并且漏極和源極的體電位將需要每個(gè)漏極和漏極中的漂移區(qū)域。中壓軟擴(kuò)散也是如此，但在低壓MOS中不存在。我們將漏極和源極中存在的漂移區(qū)域電阻歸結(jié)為R。D，這適用于開關(guān)，但不適用于飽和的晶體管。

圖 12 顯示了我們的仿真設(shè)置。

圖 12.關(guān)斷電容測試仿真設(shè)置。

在LTspice中，您可以使用.ac中的列表選項(xiàng)，只能在一個(gè)頻率上運(yùn)行.ac，但僅提供一個(gè)頻率參數(shù)（此處為1 MHz）。然后運(yùn)行 .步驟 V源電源范圍內(nèi)的直流電壓，以獲得電容與電壓掃描的關(guān)系。

關(guān)斷器件的 D 端保持在中間電源。S 終端，此處重命名源以防止與 V 混淆S，由直流值掃描范圍為 0 V 至 V 的電壓源驅(qū)動(dòng)S交流驅(qū)動(dòng)為 1 V，電容來自 I（V源）/（2×π×1 兆赫×1 V）。邏輯驅(qū)動(dòng)器V1更改為0 V以關(guān)閉晶體管。

漏極和源極電容為C屋宇 署和 C理學(xué)士分別在模型語句中。模型中有內(nèi)置的默認(rèn)濃度、內(nèi)置電壓和指數(shù)，使 C屋宇 署和 C理學(xué)士電壓可變。由于它們是對(duì)稱的，因此漏極和源極電容將相等。此外，由于PMOS的寬度與NMOS不同，因此C的比率為CBD，NMOS/CBD，PMOS= CBS，NMOS/CBS，PMOS≡ WN/WP，這是我們?cè)陔娮杞Ｖ薪⒌?。仿真結(jié)果如圖 13 所示。

圖 13.關(guān)斷電容與 V 時(shí)的直流電壓的關(guān)系S= 12 V（左）和30 V（右）結(jié)果。

顯示器為 I（V源）/（2×π×1 MHz），即電容。LTspice不知道這一點(diǎn)，并顯示pA而不是pF。

不幸的是，我們沒有數(shù)據(jù)手冊(cè)曲線可以比較。我們從數(shù)據(jù)手冊(cè)的規(guī)格表中了解到，電容（可能在中間電源下，但未在數(shù)據(jù)手冊(cè)中指定）在7 V電源下典型值為30 pF，在12 V電源下典型值為12 pF。我調(diào)整了CBs，在7 V時(shí)獲得30 pF曲線，但在10 V電源下僅仿真12 pF。在擺弄內(nèi)置電位和電容公式指數(shù)后，所使用的模型無法靈活地提高12 V/30 V的合規(guī)性。

圖14顯示了導(dǎo)通狀態(tài)電容仿真設(shè)置。

圖 14.導(dǎo)通電容測試仿真設(shè)置。

此處，全單刀雙擲開關(guān)的右側(cè)開關(guān)打開，左側(cè)開關(guān)關(guān)閉并連接到 VS/2來源。左開關(guān)右半部分的電容和右開關(guān)的全電容，加上D和S端子上不可避免的寄生電容，都由V_s源的1 MHz測試信號(hào)并聯(lián)和驅(qū)動(dòng)，其直流電平跨地步進(jìn)至VS.圖 15 顯示了結(jié)果。

圖 15.導(dǎo)通電容與 V 時(shí)的直流電壓的關(guān)系S= 12 V（左）和30 V（右）結(jié)果。

我們模擬29.5 pF和21.4 pF，其中數(shù)據(jù)手冊(cè)給出26 pF和25 pF?？紤]到電路板布局電容的可變性，我們稱之為足夠接近。

漏電流

數(shù)據(jù)手冊(cè)曲線顯示了25°C時(shí)與電壓相關(guān)的pA級(jí)漏電流，但數(shù)據(jù)手冊(cè)規(guī)格僅保證數(shù)百pA。我在25°C時(shí)對(duì)曲線結(jié)果的影響更大。 在該器件中，小泄漏電流顯然被認(rèn)為不夠重要，無法在測試中保證。公平地說，測量單個(gè)pA需要大量的工程開發(fā)工作以及較長的測試時(shí)間。

在 85°C 時(shí)，保證為幾 nA（可以有效測量），典型結(jié)果在幾百 pA 范圍內(nèi)。我會(huì)接受這些典型的結(jié)果是好的。

漏電流是產(chǎn)品的缺點(diǎn);它沒有嚴(yán)格的統(tǒng)計(jì)數(shù)據(jù)，并且隨溫度變化很大。它不是我們?cè)O(shè)計(jì)的那種規(guī)格 - 相反，它是一個(gè)破壞它所連接的電路的數(shù)量。對(duì)于宏模型使用，任何適當(dāng)幅度的泄漏都將被模擬為電路缺陷，并對(duì)設(shè)計(jì)人員發(fā)出有用的警告。我將為1°C的導(dǎo)通開關(guān)選擇85 nA的目標(biāo)。

我們擁有的模型顯示沒有超出R的泄漏收斂和 G最低電流。G最低是模擬器放置在結(jié)點(diǎn)上以幫助收斂的電阻器。通常為 1 × 10–12電導(dǎo)，但在存在 30 V 電源的情況下，我們可以獲得 30 pA 電流的倍數(shù)，這對(duì)于這項(xiàng)工作來說太高了。G最低將減少到 1 × 10–15在模擬和 R 的 .options 行中收斂提高到 1 × 1015.

這些泄漏的物理來源可能主要來自連接到每個(gè)引腳的靜電放電（ESD）保護(hù)二極管。我們將它們插入到圖 16 中的仿真設(shè)置中。

圖 16.泄漏測試模擬設(shè)置。

擺弄完我S在二極管模型中，我們得到了圖17中溫度范圍內(nèi)的泄漏。

圖 17.溫度模擬結(jié)果的泄漏測試。

邏輯接口和柵極驅(qū)動(dòng)器

純行為邏輯到柵極驅(qū)動(dòng)電路如圖18所示。

圖 18.行為邏輯到門接口。

外部邏輯輸入位于圖18左側(cè)的In端子。它是理想跨導(dǎo)Glogic_thresholda的輸入，具有分段線性傳遞函數(shù)。對(duì)于低于1.37 V的邏輯輸入，邏輯節(jié)點(diǎn)的輸出為0 V;對(duì)于高于 1.43 V 的輸入，邏輯為 1 V;邏輯中的1.37 V和1.43 V之間在0 V至1 V之間線性移動(dòng)，因此Glogic_thresholda忽略電源變化，提供1.4 V輸入閾值。

Cdelaya 暫時(shí)減慢了 logica 節(jié)點(diǎn)的速度，以便我們可以從中挑選一些時(shí)間點(diǎn)。為了制作比較器，我們?cè)俅问褂每鐚?dǎo)，此處為Gbreakbeforemakena，其輸出再次從0 V變?yōu)? V，但閾值略高于0.5 V。如圖 19 所示，

圖 19.先開后合時(shí)機(jī)。

偏斜拾取電壓為0.52 V和0.57 V，而不是0.5 V，與從1 V上升的指數(shù)相比，從0 V下降的指數(shù)的關(guān)斷速度更快。

全柵極驅(qū)動(dòng)電壓由B_non產(chǎn)生，B_pon行為電流源。B_nona源出 V 的電流DD當(dāng)節(jié)點(diǎn)n_breakbeforemakena >1000.0 V時(shí)/5，將節(jié)點(diǎn)Nona的電壓驅(qū)動(dòng)至VDD，由 1000 Ω 電阻加載。當(dāng)節(jié)點(diǎn)n_breakbeforemakena <0.5 V時(shí)，節(jié)點(diǎn)nona被驅(qū)動(dòng)至V黨衛(wèi)軍.因此，我們有一個(gè)很好的軌到軌柵極驅(qū)動(dòng)，它符合電源電壓，并具有固定的1.4 V輸入閾值。

還有一個(gè)特征需要解釋。請(qǐng)注意，在圖20中，較高的電源電壓可縮短延遲時(shí)間。這是由B_supplysensitivitya實(shí)現(xiàn)的，它向Cdelaya反饋了其自身動(dòng)態(tài)電流的一小部分，該動(dòng)態(tài)電流隨V而變化DD.由于Cdelaya電流，Rsupply_sensitivitya電壓下降非常小，Cdelaya的行為主要是純電容器。將Cdelaya電流的副本饋回Cdelaya本質(zhì)上會(huì)創(chuàng)建一個(gè)可控的可變電容器，而Bsupply_sensitivitya內(nèi)部的數(shù)學(xué)運(yùn)算會(huì)產(chǎn)生延遲與V的關(guān)系DD圖 20 中的曲線。

圖 20.仿真和數(shù)據(jù)手冊(cè)曲線的先開后合時(shí)序結(jié)果。

好吧，我們的電路模擬了 T上V 延遲為 111 nsDD= 4 V，而數(shù)據(jù)手冊(cè)曲線顯示140 ns;和 VDD= 15 V模擬延遲為77 ns，而數(shù)據(jù)手冊(cè)中的延遲為60 ns。相關(guān)性不大;我將留給讀者來完善Bsupply_sensitivity函數(shù)以做得更好。至少先開后合在15 ns和24 ns之間變化很大。

雖然我們沒有太多關(guān)于延遲與溫度的數(shù)據(jù)手冊(cè)數(shù)據(jù)，但我在Cdelaya中添加了一個(gè)溫度項(xiàng)，至少可以模擬熱時(shí)的減速，如圖21所示。

圖 21.時(shí)序延遲與溫度的關(guān)系。

組裝宏模型

圖22顯示了組裝好的模擬開關(guān)，它將成為子電路。硬L和W數(shù)字被放置在晶體管符號(hào)而不是參數(shù)中，并且所有激勵(lì)和I / O都被移除，有利于引腳連接SA，D，SB，In，VDD， V黨衛(wèi)軍，并Gnd_pin。

圖 22.組裝單刀雙擲子電路單刀雙擲40V.asc。

為單刀雙擲對(duì)的另一個(gè)開關(guān)提供了第二個(gè)邏輯接口。ESD保護(hù)二極管安裝在模擬端子和V之間黨衛(wèi)軍以及邏輯輸入和接地之間。請(qǐng)注意，上層邏輯接口設(shè)備和節(jié)點(diǎn)名稱中的“-a”后綴在下層接口中復(fù)制為“-b”后綴。Glogic_thresholdb接口具有與表Glogic_thresholda相反的輸出，以允許一個(gè)或另一個(gè)開關(guān)對(duì)運(yùn)行，而不是同時(shí)打開。

另一種ESD保護(hù)方案涉及從受保護(hù)引腳到兩個(gè)V的二極管DD和 V黨衛(wèi)軍，以及 V 之間的夾具DD和 V黨衛(wèi)軍.數(shù)據(jù)手冊(cè)通常提供有關(guān)保護(hù)方案的信息，漏電流分配給兩個(gè)電源。

SPDT子電路被賦予一個(gè)符號(hào)，并在圖333的主原理圖ADG23A.asc中使用了四次。

圖 23.ADG333A宏模型電路原理圖

圖24是用于驗(yàn)證最終宏模型結(jié)果的測試臺(tái)示意圖。

圖 24.ADG333A宏模型測試平臺(tái)。

總結(jié)

我們已經(jīng)了解了如何為特定的模擬開關(guān)實(shí)現(xiàn)一個(gè)體面的宏模型，以及如何獲得支持用于實(shí)現(xiàn)物理器件的幾種不同半導(dǎo)體工藝的參數(shù)。由此產(chǎn)生的宏模型顯示了諸如導(dǎo)通電阻及其變化、電荷注入與電源和信號(hào)電平的函數(shù)、寄生電容及其隨電壓的變化、邏輯接口延遲和泄漏等缺陷。希望宏模型有助于模擬模擬開關(guān)的實(shí)際性能。

審核編輯：gt