如何使用S2SPICE來優(yōu)化PDN的電感

1 為什么要優(yōu)化電源網(wǎng)絡(luò)? ?

在電源完整性方面，由于電源電壓越來越低，而電流需求卻越來越高，因此電源傳輸網(wǎng)絡(luò)（PDN）的設(shè)計變得非常重要，因?yàn)橐粋€微小的電壓噪聲就會導(dǎo)致系統(tǒng)無法正常工作。另外，PDN 阻抗設(shè)計不足也會影響信號的完整性。在當(dāng)前的電子產(chǎn)品中，為了確保良好的 PDN 設(shè)計，工程師們使用了大量去耦電容器來保證電源完整性，這些電容器在 PCB 和封裝中占據(jù)了大量位置。如何優(yōu)化電容的位置和數(shù)量是工程師們經(jīng)常面臨的問題。

業(yè)界有很多關(guān)于去耦電容位置，容值以及數(shù)量優(yōu)化相關(guān)的論文，但總體看來，論文的理論對于工程的幫助很有限，因其經(jīng)常需要多次的3D Full wave仿真進(jìn)行迭代和優(yōu)化，對仿真時間，以及資源需求較多，因此對于工程的幫助有限。各大EDA公司也有相應(yīng)的一些去耦電容優(yōu)化方案，這些EDA公司所出的方案經(jīng)常是基于仿真一次所獲得的S參數(shù)進(jìn)行優(yōu)化，這樣做的好處是優(yōu)化速度快。但此等操作也有其弊端，類似陷入局部最優(yōu)解，解的隨機(jī)性等等，但最重要的原因是，這些優(yōu)化方式都是基于目標(biāo)阻抗進(jìn)行的。通常目標(biāo)阻抗的定義為：

其中Vdd是供電電壓，Imax和Imin分別是最大和最小工作電流，tolerance是指器件在正常工作時所能承受的最大電壓的變化比例，比如說5%。而且目標(biāo)阻抗的定義實(shí)際上是有很多假設(shè)在里面的，這個目標(biāo)阻抗并不能完美的描述時域噪聲，類似SSN, Voltage Droop產(chǎn)生的機(jī)理，它只是工程上一個很簡單的估算公式，所用的假設(shè)是PDN是一個純電阻，但事實(shí)上PDN 網(wǎng)絡(luò)設(shè)計中最重要的挑戰(zhàn)是電源分配網(wǎng)絡(luò)所產(chǎn)生的電感，其主要是由電流回路路徑而引起的，電感的阻抗會隨頻率升高而升高，過高的阻抗將會引起過大的電源噪聲，并且電感可以與電源網(wǎng)絡(luò)的寄生電容一起產(chǎn)生諧振，因此我們經(jīng)常需要加入大量的電容來對阻抗曲線進(jìn)行優(yōu)化。?? ?

2 使用S2SPICE來優(yōu)化PDN的電感

2.1 使用S2SPICE來抽取PDN的具有物理意義的等效電路?

如果我們可以確定電流回路路徑，那么對于PDN的設(shè)計來說，就可以對其電流回路路徑進(jìn)行優(yōu)化，通過降低電流回路路徑的距離來降低電感。遺憾的是，由于PCB設(shè)計的復(fù)雜性，工程師很難通過版圖來確定電流回路路徑，往往需要大量的仿真來對電流回路路徑進(jìn)行確認(rèn)。

現(xiàn)在業(yè)界有一款特色的小工具，S2SPICE，其提出了一種對于PDN優(yōu)化的新思路，能夠基于PDN的S參數(shù)生成其對應(yīng)的具有物理意義的等效電路，這個提取的等效電路不僅可以用作全通路PDN時域瞬態(tài)仿真，而且提供了評估和優(yōu)化PDN阻抗的一個新思路和新工具。S2SPICE提取的是一個典型的具有物理意義等效電路，如圖1所示：

?? ? 圖1：電源網(wǎng)絡(luò)的具有物理意義的等效電路

圖1展示了不帶有去耦電容的PDN等效電路網(wǎng)絡(luò)，其中Power A/B代表不同電源域的等效電路，P1…Pn?代表PDN仿真時的每個端口。它們可以是IC負(fù)載的電源端口，VRM的輸出端口，或去耦電容的端口。該軟件可以從PDN的S參數(shù)中提取出每個端口處的電阻以及電感。從剛剛的分析中，我們得知PDN的寄生電感對于PDN優(yōu)化的重要性。因此，該軟件還集成了對于R map以及L map的顯示，可以輕松知道每個端口處的電感的大小以及其影響，以及最大最小的R, L。對于IC負(fù)載的電源端口來說，其相應(yīng)的電感決定了PCB PDN對這個負(fù)載所能提供的最小阻抗的極限值，也就是決定了PCB層級下的PDN網(wǎng)絡(luò)的有效性；對于去耦電容端口來說，其對應(yīng)的電感決定了這個去耦電容阻抗的大小，也就是決定了去耦電容的有效性。

圖 2 L map?? ?

圖 3 R map

2.2 優(yōu)化PDN的電感? ?

端口處電感的大小是PDN優(yōu)化的一個重要指標(biāo) 1：SI/PI工程師可以通過該結(jié)果來對封裝的ball map或者IC 的bump map進(jìn)行重新布局，對電源和地pin腳的數(shù)量和位置排布進(jìn)行優(yōu)化，使較為重要的電源可以有較低的電感。 2：工程師可以通過端口的電感大小來決定在該端口附近所添加的電容類型，數(shù)量，大小等；也可以對電容處的過孔放置以及數(shù)量進(jìn)行優(yōu)化，越小的端口處的電感可以使電容更具有效性，因?yàn)榉胖秒娙菟鶐淼募纳姼蠩SL會和端口處的電感進(jìn)行并聯(lián)，因此減少端口處的電感以及可以減少電容所帶來的寄生電感。為此，我們準(zhǔn)備了一個簡單的電容過孔優(yōu)化案例作為示例。案例如圖4-1，原有的版圖設(shè)計將電容的地過孔放置于電容負(fù)極下方，距離電容pad較遠(yuǎn)，并且兩個電容共用同一個地過孔，還用了很細(xì)的線進(jìn)行連接，這種的連接方式并不友好，我們對原有電容處的地過孔進(jìn)行了優(yōu)化，在C2和C11電容負(fù)極pad處各自加入了兩個地過孔，在C3和C12電容負(fù)極pad處各自加入了一個地過孔。先對案例原始設(shè)計進(jìn)行仿真，一共17個端口，其中電容C2, C3, C11, C12分別對應(yīng)第8,9,16,17個端口。仿真結(jié)果如由圖5所示，端口8,9,16,17處的電感分別為2.631nH , 1.991nH, 2.22nH，1.45nH。? ?? ? ?

圖5 仿真結(jié)果 – 優(yōu)化前各個端口處的電感圖

? ?? 圖4 -1 原有的電源網(wǎng)絡(luò)版圖設(shè)計 ?

圖4 -2 優(yōu)化后的電源網(wǎng)絡(luò)版圖設(shè)計對優(yōu)化后的設(shè)計進(jìn)行再次仿真，結(jié)果如圖6 所示，可以看到紅色框標(biāo)注port8（C2），port9（C3），port16 (C11) 以及 port17 (C12)處的電感比圖4中的電感小了很多。 ? ?

圖6 仿真結(jié)果 – 優(yōu)化后各個端口處的電感圖對比優(yōu)化前后的結(jié)果，可以看到比較差的幾個端口電感均有明顯改善。

?	優(yōu)化前	優(yōu)化后
C2（Port 8）	2.63nH	0.91nH
C3（Port 9）	1.99nH	0.97nH
C11 (Port 16)	2.22nH	1.03nH
C12 (Port 17)	1.45nH	0.94nH

此案例只是為了說明這種分析和優(yōu)化的方法，實(shí)際的工程案例中，問題會更加復(fù)雜，要考慮的因素也更多，但是其原理基本相通，S2Spice可以幫助工程師快速定位問題，從而解決問題。

3 使用S2SPICE所提取的物理等效電路的限制??

3.1 PCB和封裝級的阻抗參數(shù)分析??

S2SPICE所提取的具有物理意義的等效電路對PDN網(wǎng)絡(luò)的分布式諧振無法進(jìn)行處理，如圖7-1所示。也就是該等效電路對于不考慮高頻諧振的情況較為友好。而且大部分的板級PCB，并不是需要考慮特別高的頻率，因?yàn)楸容^高的頻率的PDN，它的噪聲是由封裝和芯片上的電容來決定的，那么到了PCB板級這邊，那我們的頻率并不需要那么高；再一個，即使對于封裝級，因封裝的尺寸也一般較小，其PDN結(jié)構(gòu)（不含電容）的阻抗曲線一般在2GHz以內(nèi)只有一個諧振點(diǎn)甚至一個諧振點(diǎn)都沒有，因此該諧振點(diǎn)較高，也可以用S2SPICE所提取的具有物理意義的等效電路來很好的描述，如圖7-2所示。?? ? ? ? ? ? ?

圖7-1：一階RLC等效電路阻抗曲線

圖7-2：封裝級阻抗曲線

抽取具有物理意義的等效電路只是S2SPICE中的一個功能，如果用戶對高頻的分布式諧振信息也很關(guān)注，S2SPICE也提供了傳統(tǒng)的矢量擬合的方法，也能處理大規(guī)模，大數(shù)量端口的擬合。

3.2 全通路時域瞬態(tài)仿真驗(yàn)證??

PDN仿真除了頻域阻抗的仿真，最重要的一環(huán)是全通路的時域瞬態(tài)仿真。在工程實(shí)踐中，一般不直接使用S參數(shù)來做時域的瞬態(tài)仿真，因?yàn)橥ǔ龅讲皇諗康膯栴}，使用S2SPICE提取的具有物理意義的等效電路可以有效的解決不收斂的情況。但是，S參數(shù)轉(zhuǎn)換成Spice模型的過程中，市場上的軟件很容易產(chǎn)生精度丟失?；谝陨辖榻B，S2Spice在算法上做了很多創(chuàng)新，完美的解決了這個問題。

接下來，我們用一個實(shí)際案例來對比一下使用S2Spice所提取出來的等效電路和直接使用頻域S參數(shù)來進(jìn)行時域仿真的結(jié)果，驗(yàn)證其精度和準(zhǔn)確度。

因?yàn)槲覀兪且粋€封裝級別的S參數(shù)，為保證結(jié)果的通用性，特意加入了板級等效電路，芯片級的CPM模型，我們選取的上升沿TR = 20ns，如圖8所示。根據(jù)下列的公式和表格，其大致對應(yīng)的step load bandwidth為39.8MHz來進(jìn)行Voltage Droop分析。? ? ??