CPLD在多功能諧波分析儀設(shè)計中的應(yīng)用

1采樣方法比較

　　對三相電壓、電流6路模擬量進(jìn)行數(shù)據(jù)采集時，一般有兩種方法：①同相電壓電流交替采樣法：在被測信號的一個周期內(nèi)，采樣256點(diǎn)，其中128個奇數(shù)點(diǎn)為電壓采樣點(diǎn)；128個偶數(shù)點(diǎn)為電流采樣點(diǎn)。采電壓和采電流的時差為Δt=T/256(T為被測信號周期)。由Δt引起的同相電壓電流的相位誤差為δui=360*f*n*Δt(度)。式中f――被測信號頻率，n――諧波次數(shù)。由上式可知相位誤差隨時差Δt、諧波次數(shù)n增大而增大，這是造成相位差存在并且不一致的根本原因。另外還有一個原因，當(dāng)電網(wǎng)頻率畸變時，由于采樣是定時采樣，不能跟隨頻率變化，也會造成測量誤差。②同相電壓電流整周期同步采樣法：同相電壓、電流采取的是同步采樣，分時傳輸?shù)姆椒ā＿@樣，就不存在時差問題，相位差也就不存在；對于電網(wǎng)頻率畸變的問題，常用的方法是鎖相環(huán)技術(shù)。它是通過對電網(wǎng)電壓信號取樣進(jìn)行帶通濾波，提取出電網(wǎng)基波信號，然后進(jìn)行整形處理，獲得與基波信號頻率一致的方波信號，將它進(jìn)行鎖相倍頻，獲得輸出頻率為f0=N*fi的方波信號，以此作為整周期同步采樣脈沖信號。由此，采樣間隔也就隨被測信號的頻率變化而相應(yīng)變化，但是，這又增加了硬件的開銷。在本設(shè)計中，采用的是整周期同步采樣方法：由CPLD和單片機(jī)配合產(chǎn)生符合要求的整周期同步采樣脈沖信號。

       2工作原理及硬件構(gòu)成

       2.1系統(tǒng)的工作原理

　　首先讓被測信號經(jīng)過抗混疊低通濾波器電路進(jìn)行預(yù)處理，對其中1路信號通過測頻模塊進(jìn)行精確的頻率測量，把頻率參數(shù)傳輸?shù)絾纹瑱C(jī)，由其通過運(yùn)算確定分頻系數(shù)，然后，回送到CPLD的總控制器中，總控制器由此產(chǎn)生采樣脈沖信號。在采樣過程中，對于同相電壓、電流信號采用的是同步保持，通過多路開關(guān)分時采樣。其中，3路采樣保持器的控制信號Ca，Cb，Cc，多路開關(guān)的地址選通信號A1，A2，A3由CPLD控制產(chǎn)生。把選通的1路信號送入AD開始轉(zhuǎn)換，并檢測轉(zhuǎn)換結(jié)束信號。當(dāng)一次AD轉(zhuǎn)換結(jié)束時，通過RAM地址發(fā)生器產(chǎn)生的地址和讀寫控制時序，把AD轉(zhuǎn)換的結(jié)果直接送入雙口RAM存儲。然后，進(jìn)行下一次采樣。當(dāng)A相信號采樣完成后，就順序采樣B相、C相信號。本設(shè)計中的MCS?51單片機(jī)主要負(fù)責(zé)運(yùn)算及人機(jī)接口的管理，這將大大提高整個系統(tǒng)的運(yùn)行效率，提高了運(yùn)算的精度，又兼顧了運(yùn)算的響應(yīng)速度。

       2.2主要硬件的選擇

　　由于CPLD是高速器件，所以在采樣頻率很高的時候，多路開關(guān)和AD轉(zhuǎn)換器就成為制約采樣頻率的主要因素。當(dāng)采樣頻率達(dá)到兆級的時候，RAM的存儲速度又成為了另外一個制約因素。

　　在本設(shè)計中，要求分析的諧波次數(shù)達(dá)到50次，被測信號在45Hz～55Hz范圍內(nèi)，頻率自動跟隨。根據(jù)香農(nóng)定理知：采樣頻率應(yīng)該大于或者等于被測信號頻率的2倍。要求每個周期采樣128點(diǎn)，這樣總的采樣頻率為f=128*55*2=14.08kHz，所以采樣周期為T=1/fs=71.02μs。采樣保持器選擇AD582，它是反饋型結(jié)構(gòu)，在精度要求不高(≤0.1％)而速度要求較高時，可選用CH=1000pF，捕捉時間tAC≤6μs。多路開關(guān)選用MAX382，它開關(guān)速度快，在雙電源，連續(xù)供電工作方式下，典型開關(guān)時間在100ns左右。它的主要特點(diǎn)是：工作電壓低、通道電阻小(≤100Ω)、具有數(shù)字輸入鎖存、TTL/CMOS電平兼容、具有ESD靜電保護(hù)功能等。ADC轉(zhuǎn)換器選用MAX172，該芯片是5V電源供電的12位模數(shù)轉(zhuǎn)換芯片，CMOS工藝制造，速度快，轉(zhuǎn)換時間為10μs，具有基準(zhǔn)源，外接時鐘，頻率要求為1.25MHz。
  2.3CPLD器件簡介

　　在本設(shè)計中選用的是EP1K100QC208-3，它是ALTERA公司推出的ACEX1K系列下的一款FPGA芯片。上電時需要重新對芯片進(jìn)行配置。片內(nèi)有100，000可用門，有4，992個邏輯單元，內(nèi)嵌12個EAB。每個EAB的容量為512Byte，可以非常方便地構(gòu)造RAM、ROM、FIFO或雙口RAM等功能。本設(shè)計中6KB的雙口RAM正是基于此構(gòu)建的。其有208個管腳，可用I/O管腳數(shù)為147個。

       3CPLD內(nèi)部電路實(shí)現(xiàn)

　　本設(shè)計的軟件是在MAX+plusII10.2下完成的，頂層文件是*.gdf圖形文件，低層用AHDL硬件描述語言來描述。

       3.1測頻模塊

　　測頻模塊的主要作用是：①測量電網(wǎng)頻率；②確定分頻系數(shù)，產(chǎn)生跟隨頻率變化的同步脈沖。測頻原理：由于測量的頻率在50Hz左右，采用脈寬測量方式，即首先對被測信號進(jìn)行2分頻，使信號的正負(fù)脈寬相等，然后利用正脈寬對50MHz的標(biāo)準(zhǔn)脈沖進(jìn)行計數(shù)。正脈寬上升沿來時，計數(shù)器開始對標(biāo)準(zhǔn)脈沖計數(shù)；下降沿來時，鎖存當(dāng)前的計數(shù)值Con。通過以下關(guān)系確定頻率f、分頻系數(shù)N。
　　
       

　　分頻系數(shù)為：系統(tǒng)時鐘源頻率與分頻得到脈沖頻率(256*f)的比值的一半再減去1，即

　　
       3.2S/H時序控制模塊

　　由于采用的是同相電壓、電流同步采樣技術(shù)，所以對S/H的控制時序要求嚴(yán)格。同步采集某相電壓電流1次的時間≤71.02μs。同相電壓、電流間要求是同時保持，分時采樣。由于ADC582的捕捉時間約為6μs，所以S/H時序脈沖低電平應(yīng)至少為10μs，在此期間，采樣保持器處于跟蹤狀態(tài)；高電平為60μs，在高電平期間，采樣保持器處于保持狀態(tài)。前30μs對電壓信號進(jìn)行AD轉(zhuǎn)換并存儲；后30μs對電流信號進(jìn)行AD轉(zhuǎn)換并存儲。仿真波形如圖2。