隨著FPGA融入越來(lái)越多的能力，對(duì)有效調(diào)試工具的需求將變得至關(guān)重要。對(duì)內(nèi)部可視能力的事前周密計(jì)劃將能使研制組采用正確的調(diào)試戰(zhàn)略，以更快完成他們的設(shè)計(jì)任務(wù)。

“我知道我的設(shè)計(jì)中存在一個(gè)問(wèn)題，但我沒(méi)有很快找到問(wèn)題所需要的內(nèi)部可視能力?！庇捎谌狈ψ銐虻膬?nèi)部可視能力，調(diào)試FPGA基系統(tǒng)可能會(huì)受挫。使用通常包含整個(gè)系統(tǒng)的較大FPGA時(shí)，調(diào)試的可視能力成為很大的問(wèn)題。為獲得內(nèi)部可視能力，設(shè)計(jì)工程師必須把一些引腳專門用作調(diào)試引腳，而不是實(shí)際用于設(shè)計(jì)。哪些工具可用于進(jìn)行內(nèi)部FPGA跡線測(cè)量？又有哪些技術(shù)可用固定的引腳數(shù)最大化內(nèi)部可視能力？

FPGA設(shè)計(jì)工程師有兩種進(jìn)行內(nèi)部跡線測(cè)量的方法：

1. 把結(jié)點(diǎn)路由至引腳，使用傳統(tǒng)的外部邏輯分析儀測(cè)試。

2. 把一個(gè)邏輯分析儀內(nèi)核插入FPGA 設(shè)計(jì)，通過(guò)JTAG把由內(nèi)部FPGA存儲(chǔ)器保存的跡線捕獲路由輸出。

邏輯分析

FPGA開(kāi)發(fā)者要在設(shè)計(jì)前期作出重要的判定，他們有意識(shí)或無(wú)意識(shí)地確定如何能夠調(diào)試他們的設(shè)計(jì)。得到內(nèi)部FPGA可視能力的最常用方法是使用邏輯分析儀，把感興趣的內(nèi)部結(jié)點(diǎn)路由至分析儀探測(cè)的引腳。這種方法提供深存儲(chǔ)器跡線，在這里問(wèn)題成因和其影響可能有很大的時(shí)間間隔。邏輯分析儀能很好測(cè)量可能逃逸仿真的異步事件。一個(gè)例子是具有非相關(guān)頻率的兩個(gè)或多個(gè)時(shí)鐘域交互影響。邏輯分析儀提供強(qiáng)大的觸發(fā)，所得到的測(cè)量結(jié)果能建立與其它系統(tǒng)事件的時(shí)間相關(guān)。

傳統(tǒng)邏輯分析儀提供狀態(tài)和定時(shí)模式，因此可同步或異步地捕獲數(shù)據(jù)。在定時(shí)模式，設(shè)計(jì)工程師能看到信號(hào)躍變間的關(guān)系。在狀態(tài)模式，設(shè)計(jì)工程師有能力觀察相對(duì)于狀態(tài)時(shí)鐘的總線。當(dāng)調(diào)試總線值至關(guān)重要的數(shù)據(jù)路徑時(shí)，狀態(tài)模式是特別有用的。

有效的真實(shí)世界測(cè)量需要事先周密的計(jì)劃。使用傳統(tǒng)邏輯分析儀要顧及的主要權(quán)衡是把結(jié)點(diǎn)路由輸出至可探測(cè)的引腳。傳統(tǒng)邏輯分析儀只能觀察到路由至引腳的信號(hào)。由于還不知道潛在的電路內(nèi)調(diào)試問(wèn)題，設(shè)計(jì)工程師只能把很少幾個(gè)引腳用于調(diào)試。這樣少的引腳數(shù)可能不足以提供解決手頭問(wèn)題的足夠可視能力，從而延誤項(xiàng)目的完成。

保持內(nèi)部可視能力，同時(shí)減少專用于調(diào)試引腳數(shù)的一種方法是在設(shè)計(jì)中插入開(kāi)關(guān)多路轉(zhuǎn)換器(見(jiàn)圖1)。例如當(dāng) FPGA 設(shè)計(jì)進(jìn)入電路時(shí)，可能需要觀察128個(gè)內(nèi)部結(jié)點(diǎn)，這就需要一次跟蹤32個(gè)通道。在這種情況下，可在FPGA設(shè)計(jì)中實(shí)現(xiàn)多路轉(zhuǎn)換器，在給定時(shí)間內(nèi)路由出32個(gè)結(jié)點(diǎn)。為編程多路轉(zhuǎn)換器，設(shè)計(jì)工程師可下載新的配置文件，使用JTAG或通過(guò)多路轉(zhuǎn)換器上的控制線經(jīng)路由切換各信號(hào)。在設(shè)計(jì)階段，必須仔細(xì)規(guī)劃測(cè)試多路轉(zhuǎn)換器插入。否則設(shè)計(jì)工程師可能止步于不能同時(shí)訪問(wèn)需要調(diào)試的結(jié)點(diǎn)。



圖1: 測(cè)試多路轉(zhuǎn)換器的插入使設(shè)計(jì)工程師有能力路由出內(nèi)部信號(hào)的子集，圖中為Agilent 16702B所捕獲的跡線。

最小化調(diào)試專用引腳數(shù)的第二種方法是時(shí)分復(fù)用(TDM)。TDM復(fù)用常用于設(shè)計(jì)原型，此時(shí)把多片F(xiàn)PGA 作為單片ASIC的原型，從而用于最小化調(diào)試專用引腳數(shù)。這項(xiàng)技術(shù)最適合用于處理較慢的內(nèi)部電路。假定使用8位總線的50MHz設(shè)計(jì)(時(shí)鐘沿間為20ns)需要電路內(nèi)的可視能力。使用100MHz在第一個(gè)10ns期間采樣低4bit，在第二個(gè)10ns期間采樣高4位。這樣僅用4個(gè)引腳，就可在每個(gè)20ns周期內(nèi)捕獲到全部8位的調(diào)試信息。在捕獲跡線后，組合相繼的4位捕獲就可重建8位跡線。TDM復(fù)用也有一些缺點(diǎn)。如果用傳統(tǒng)邏輯分析儀捕獲跡線，觸發(fā)就變得非常復(fù)雜和容易出錯(cuò)。例如在8位碼型上的觸發(fā)就包括把邏輯分析儀設(shè)置到尋找跟隨規(guī)定4位碼型后的另一特定4位碼型。但邏輯分析儀不知道哪一個(gè)4位是 8位組的開(kāi)始，因此要在與觸發(fā)設(shè)置相匹配的條件上觸發(fā)-而不是使用者所中意的觸發(fā)條件。

采用TDM復(fù)用時(shí)得到的測(cè)量結(jié)果有精確的周期。但設(shè)計(jì)工程師卻丟失了時(shí)鐘周期間的定時(shí)關(guān)系信息。通常單端引腳的速度和邏輯分析儀收集跡線的采集速度(狀態(tài)模式)限制了壓縮比。例如如果最大單端引腳速度是200MHz，內(nèi)部電路運(yùn)行于高達(dá)100 MHz，那么可實(shí)現(xiàn)的最大壓縮比是2:1。

隨著給定FPGA設(shè)計(jì)的成熟，它可能會(huì)增強(qiáng)和改變。原來(lái)專門用于調(diào)試的引腳會(huì)被用于設(shè)計(jì)增強(qiáng)?；蜷_(kāi)始就限制了設(shè)計(jì)的引腳。另一種調(diào)試技術(shù)為這類情況帶來(lái)價(jià)值。

邏輯分析內(nèi)核

現(xiàn)在大多數(shù)FPGA 廠商也提供邏輯分析(見(jiàn)圖2)。這些 IP在合成前或合成后插入FPGA。內(nèi)核包含觸發(fā)電路，以及用于設(shè)置測(cè)量和內(nèi)部RAM，以保存跡線的資源。插入設(shè)計(jì)的邏輯分析內(nèi)核改變了設(shè)計(jì)的定時(shí)，因此大多數(shù)設(shè)計(jì)工程師都把內(nèi)核永久性地留在設(shè)計(jì)內(nèi)。




圖2: 從 JTAG 下載邏輯分析儀的配置，圖中的例子是 Xilinx ChipScopePro。